請教有關調folding_cascode 放大器的訣竅

st80069

上面是在下正在做的差動放大器，正遇到瓶頸中...冏
在下初入門，設計跟理論之間有極大的差距.....
在下私心的設計方法，讓M1的電流愈大，則GM愈大，M4，M5的電流愈小，則ro愈大，
所以努力調整小Vb1讓|VGS1|的值愈大，調小Vb2讓I5愈小，
' b7 b* y; @% g  q0 Y4 ?等到M1到了飽和與triode的極限的時候，再調小vb3至適當值

增益是有如在下所預測的上升，不過....頂多卻也才達Vout/vd = 120....
但我的差動放大器想要作為運算放大器用，甚至要運用在regulator上，增益必然要K以上的單位吧(莫名的肯定)，
/ g) c+ S( {' o在下使用的是65nm的製程，所以VDD是1.2V，
而我VCM的值則是固定在0.6V，
& p- i8 D" J" n- X看別人範例的OP，也都是把VCM固定在VDD的一半，所以在下也有樣學樣，但卻也不知道原因，

& S& [4 ]7 r$ w1 E, ^所以有幾個問題跟訣竅想請教各位大大，
1.VCM的值真的需要固定在VDD的一半嗎??

2.folding cascode的OP，大大的步驟都是什麼?先調整Vb3，在碰Vb1，再調Vb2?然後再考慮是否調寬長比?

9 L9 X& h2 p5 Z3.寬長比初始都是先怎麼設的?例如我就會先設所有MOS的L都一樣，之後只調W不碰L....

7 C* L1 U  T# d* }大大可以跳脫出我的問題自立一格的回答喔~~因為可能我的問題在大大們面前是等同大學生看小學題目一樣...
- y$ Y( P' {! `( |+ c! ]希望各位有經驗的大大不吝指教(跪拜)~~

hiyato

有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
附上他的paper讓大家研究看看。

遊客，如果您要查看本帖隱藏內容請回復

st80069

PO上小弟的hspice好了
***********folding*************
.prot
/ n+ R/ E- K( f( m" l- L. I8 ^.lib 'xxxxx.lib' TT
4 _# _' f. `/ e0 {/ ^. f+ p.unprot
7 m1 Z- W2 N/ ]4 g8 T* [.globle VDD
( t) `" ^$ ?/ T) P.param Lp=0.5um Wp1=5um Wn2=1.2um Wn3=1.2um Wp4=2um Wp=8um
7 C2 N8 ]. D6 ^* b2 C0 H2 b***********description****************
8 v; X7 i! x7 G4 q& U6 X' z! O*****************
VDD vdd gnd! 1.2V

: g; @' g3 A8 x; lVB1 vb1 gnd! 0.74v
VB2 vb2 gnd! 0.4v
VB3 vb3 gnd! 0.38v
( }' D8 }+ N7 K
5 n4 K0 ]$ C: Y1 v" UVCM vcm gnd! dc 0.6v
VD vd gnd! DC 0v AC 1v sin(0 0.5 10k)
*VC vc gnd! DC 0V
% {; t5 h( M/ u) W5 k) _1 p: S" kEIN+ in+ vcm vd gnd! 0.5
# ]0 I5 @9 h  ~: aEIN- in- vcm vd gnd! -0.5
, G" y3 M* N, r- y( j, B*****************
4 f! b) C1 G8 x0 R9 ?! ~
M1 n1 vb1 vdd vdd xxxx L=Lp W=Wp
M2 n3 in+ n1 n1 xxxx L=Lp W=Wp1
; T: `4 q) D; ^. B2 ?2 Q9 a9 PM3 n2 in- n1 n1 xxxx L=Lp W=Wp1
2 m9 t/ Y( b& H! Q' ~/ x# rM4 n4 n4 vdd vdd xxxx L=Lp W=Wp4
# p6 W' ?: k, u1 k* l( F+ PM5 nout n4 vdd vdd xxxx L=Lp W=Wp4
M6 n4 vb2 n2 gnd! xxxx L=Lp W=Wn3
M7 nout vb2 n3 gnd! xxxx L=Lp W=Wn3
( }, I1 J3 B  |, v/ I, ]% MM8 n2 vb3 gnd! gnd! xxxx L=Lp W=Wn2
M9 n3 vb3 gnd! gnd! xxxx L=Lp W=Wn2

***********analysis*************
************output**************
.op
# w4 c9 y( E  \2 t.option post
' @9 @9 a* t( j- P$ K, n( C.tf v(nout) vd
: q% @- n$ u6 P! ~* g2 D1 g# r) l.end
& i7 E" w  ~4 F  e
, e' M8 M3 H4 E( x+ {; T; i      v(nout)/vd                               = -115.0583
3 @5 b* r. V9 R) R/ C! ^. T+ I! j      input resistance at             vd       =  1.000e+20
      output resistance at v(nout)             =    1.0725x
+ n' ?) h) {( l7 Y6 p8 E增益只有115.... 要怎麼才能升到1k以上勒??
% U0 x2 _. ?1 N* k9 A* D$ V2 G! k
[ 本帖最後由 st80069 於 2008-5-18 02:02 PM 編輯 ]

vince

one stage op with gain 40dB
差不多極限了

st80069

原來如此...原來是到極限了...
+ p" W, h5 @% b7 a' g# S因為小弟的解釋跟說明，造成指導老師誤判成後面的部分屬於LDO，
結果反而調不出我要的值，
小弟也跟同學討論了許久，以為會不會那張圖就是整顆OP，所以也開始試著從two-stage的方向下手
. }+ _9 v( K$ J6 A1 L8 L
7 ]4 T0 x& c# g* L
多虧有vince大大的肯定，小弟才敢放手去做

不過，現在卻又遇到個難題，
電壓值該怎麼調，或者W/L該怎麼分配，
6 t4 }/ y; f+ l才能讓Mdrive的部份便成SATURATION??
1 q5 j. x4 _4 a# R7 i0 X調了整整一個下午，linear就是linear，說不變就是不變....
; z5 n6 G6 Q' K1 O; E/ h& E3 fM5的VDS怎麼壓就是壓不下來~~~在煩請大大指教囉~~謝謝~~

mbission

MDRIVE的VGS電壓會depend on負載所需的電流(如果負回授成立的話)
看起來你是MDRIVE的SIZE(W/L)不夠大,導致你要驅動負載時,GATE電壓會一直往下拉
你可以調看看

vince

能不能說明一下regulator的load是什麼?
4 a: V  u7 l9 D- K+ S因為看起來是IC內部的power
需要多少電流?
regulator 的load regulation spec是多少?
第一級OP bias電流多少?
這樣比較好提供意見　

kevin

thank you for sharing this material

st80069

謝謝mbission 大大，所以調W/L就可以改變VTH?原來vth會這樣改變的...嗯嗯，我明天去實驗室試看看。
2 d5 }+ ?; z: a# o6 C謝謝hiyato大大提供的PAPER......
回vince大大，
load預計是SRAM ARRAY，是作為SRAM的供應電壓用。
* |" x9 s" _8 Y; T, `) T" J剩下的...恩，也不太清楚，似乎是自己設計....
所以...就想說先以增益為目標....

, P1 W( K* p; {) R: [# o( B! N& b. u[ 本帖最後由 st80069 於 2008-5-21 12:50 AM 編輯 ]

mdtjason

有資料可以參考嗎?
# E+ T% h: F5 R$ C0 S8 Z感謝大大們的分享~~~~~~~~~~~~~~`

賴永諭

output應該可以往上再疊一級PMOS load,gain 會不只40dB吧 !!
0 N5 k  n2 l* W( P2 A# G當然會犧牲headroom

finster

如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load driving只有一級,而n-load driving卻有兩級,這個樣子會變成往上的阻值比往下的阻值小很多(除非你在size部份己經留意到了,而且己經調到最佳化的情況)
不然,gain值應該會被限制住,而且是被p-load driving給限制住,如此一來,不管怎麼調,應該都會被限制住

vince

1. finster說的是對的  可是以你的應用不應該再把PMOS cascode來增加gain
. W- T0 W% Y( [1 O   原因是kbgriver所說的  
2. 以你的應用來說 你不清楚load current 是多大 甚至你的load current
+ S) d2 Y: K; Y3 ]3 G# u6 H5 l   是會一直變的 當你的load current 太小的時候 cascode 的pmos應該會跑進linear region
: L( m8 u# A/ Y# Y5 o2 K   做了也是白做
3. gain大有他的好處  可是over design只是增加自己的困擾
   所以你應該是要去算一下你到底需要多少gain
4. 如果你是學生  而這個不是你論文的主要部分
   那我會建議你用更簡單的架構
   甚至把frequency compensation 改成用外掛大電容的dominate pole compensation
7 W5 I4 `, ^6 b+ l: {) W& _& B7 {   除非你的很清楚你的load是什麼  你的頻寬是多少 不然你目前的compensation是有危險的
4 C5 `( X, b0 u5 K' G9 z+ _0 v5. 你的VCM就是你的Vref 不是1/2 vdd
; R3 l+ D& u& r( @6. W/L 不是三言兩語可以說完的  不過  少用最小L就不會太離譜了
* ~: Q: U- r5 {7 L  O7 J3 r$ c7. 指導老師誤判  =>  你有找對老師嗎?? 找沒經驗的老師做類比電路  請保重
+ W; s$ P/ N* [$ ~2 }& D3 G+ o8. 今天話有點多  不好意思

squallscer

XDD
2 i6 p. U$ s8 N/ J- p( `  v% N" |不會拉，vince大大見解非常的寶貴唷！
! T" f0 H1 V8 d$ e7 s/ e更謝謝finster大為我提供的建議，
; t9 U8 j) X- n- r* V8 \8 T看到各位大大為我解答，讓我求助無門的情況下感動非常了
恩，我現在就試試各位大大的方法，跟建議，
- _; T* x1 L1 O- r  l我試完後的結果再跟各位大大報告！
/ H6 T0 r& m1 z% P謝謝大大們的不吝指教....
(話說....我的專題老師....可是很強的老師....與其說造成他的誤判，還不如說他因為趕時間，而我的意見又很多，他反而覺得都有可能，只是他傾向試上面的方法...對老師真是萬分抱歉啊)

/ _% S! Y: t7 u8 N% E' W! l3 E恩恩~~~對喔~~~Md處的地方，看RAZAVI後，就TWO-STAGE來說，應該再底下再接一個NMOS，給他負載，並且提供電流...
而我這部分如果以TWO STAGE的觀點來看...好像根本不會有直流偏壓的樣子....
除非如vince大大說的知道LOAD的大小跟電流經過...而小弟LOAD處，是顆sram...
' r2 Z+ ?. Y: ~% H小弟由此推得...後面是LDO當接OP正端回授後的產物了....哎呀呀~~~
0 W& S6 v, n( `8 i, U; K2 f
[ 本帖最後由 squallscer 於 2008-5-22 09:42 AM 編輯 ]

st80069

咦?
話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
抱歉抱歉....
finster大大說的....是指沒有MD和MC時的設計嗎??
8 K% F1 J  y: V* K恩...那應該是我的寬長比設計的問題了...
我重新再重推做一次...
  K% X# K* E4 z+ E
' }1 T( N* k- G; w* V( q% ?[ 本帖最後由 st80069 於 2008-5-22 09:51 AM 編輯 ]

jerryyao

原帖由 hiyato 於 2008-5-20 08:35 PM 發表
* I' X4 o6 V. ?- A& i, H, M' e有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
附上他的paper讓大家研究看看。
**** 本內容被作者隱藏 *****

regulator領域是我的下一階段要做的目標，看別人推薦的paper比自己是找有效多了。
要錢以後再說。
9 ?: `2 f+ y7 u  T
[ 本帖最後由 jerryyao 於 2008-5-22 01:26 PM 編輯 ]

finster

原帖由 st80069 於 2008-5-22 09:46 AM 發表
& Q1 n2 H9 U$ a6 K. ~咦?
話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
抱歉抱歉....
finster大大說的....是指沒有MD和MC時的設計嗎??
- j3 z; u/ Q2 V2 s' `恩...那應該是我的寬長比設計的問題了...
: f! l  T( E) P% m% Y( y我重新再重推做一次...

4 l, e0 v5 [/ w+ l, o" F9 z
# g$ N( u" o9 p# ~! J
( n0 y0 P) b/ j" u  D7 o不了解你指的MD和MC的縮寫意思
2 N( P! O0 \  `! ^8 O我個人在設計fold-cascode時,其實會先設計bias電路,因為bias電路會間接(有時候是直接)決定fold-cascode的performance
8 Y" u* C9 {( j因為,我以前曾遇過當我發覺到我的OP的gain己經調不上去時,我以為己經到極限了,後來在檢查我op電路各點電壓時,才驚覺原來是因為我的bias電路而限制住我op的gain,難怪我的op的gain一直上不去
自此之後,我才學到原來bias電路對op而言,也是一個很重要的設計重點,而這個bias電路,卻是很少人有花心思去看的

st80069

喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
很謝謝kgbriver的寶貴意見~~~
看finster大大的解說，
7 @/ ^, R, z0 G) U. n5 T發現OP的學問，還真是多....
唉...小弟新生入門，很多問題，還請各位大大們不要見怪~~~很謝謝大家~~

從上面感覺起來，finster大大是先給定電壓囉，然後如果沒達到飽和，就只調W/L比?
2 C# D0 H. J3 g, Z5 \. a3 t
' C2 z, D! F: K  B恩.....原來如此...
今天發現了一個問題.....小弟的功率真是省到了一個極點....
; _6 O4 K5 l* y: Q: `電流總共才20u....致使M6，M7的gm小的可怕，增益因而不能提升....
6 r0 L& B* p: z* R' m# X8 Z' [也就是說，如果能維持電流情況下調升W降L把gm7上升10倍，就能達到60dB了，YA~~
結果失敗....
- m+ I/ ~. S9 l真是牽一髮而動全身....一調就全部變樣....SAT，LINEAR都要重新....
  \9 f7 o  d* T) h: r  g* r0 Q大大們的精粹，小弟一時還真是難以上手....真是對不住啊....(慚愧)

finster

原帖由 st80069 於 2008-5-22 10:50 PM 發表
喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
. b& [: c) ]% M) H( `小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
很謝謝kgbriver的寶貴意見~~~
0 I3 c  J4 v- k3 S1 [( ]看finster大大的解說，
發現OP的學問，還真是多....
唉...小 ...

* j1 }# L; m2 d; ?" F

' c+ a) S& U! F2 j( d0 s我想,你有點誤會我的意思了
在設計op時,尤其是folded-cascode op,我建議一定要把bias circuit加入一起作模擬,若是直接給一個定電壓作bias雖然也是可以,但遠遠及不上實際的bias circuit來得好,而且bias circuit所產生出來的電壓未必真的是定電壓,它也會隨著製程,電壓和溫度而有所變化,所以folded-cascode op我個人是強烈建議要加入bias circuit一起作模擬
而我前面所言,有時候bias circuit也會是限制住op的gain和phase margin的一個因素之一,因為bias circuit若設計不好,也會影響op

st80069

原帖由 finster 於 2008-5-21 02:03 PM 發表
# u7 [4 Q% ^6 u/ B1 O$ d! q$ D如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load drivi ...

" x% W+ C  _, {9 K
  Z( t+ C: @2 W嗯...3天來測試發現...結果，如果只有一級，那電流鏡那端的電流就必須極小，彌補不夠的電阻，不過...卻也為了彌補...結果導致gm7的值極小而必須加大w，或者固定小電流，gm7ro7(ro9||ro2)同時放大寬長....
哀....然後面積就變得超大超大....