[問題求助] PLL 的實現方法?

電梯直達

1^#

發表於 2007-3-17 11:29:24 | 只看該作者回帖獎勵

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請問cpld可否能把一個input的frequency倍頻....
倍頻是否只能用PLL的方法?
最近遇到這個問題...想看看各位的看法..

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2^#

發表於 2007-3-17 12:32:25 | 只看該作者

答案是可以的, 只是就以成本來看的話划不來而已

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3^#

樓主| 發表於 2007-3-17 18:11:03 | 只看該作者

用cpld的話...
effort會有多大呀....有沒有一個概念的數字
另外...如果input的頻率很低(60Hz..)...
cpld還是有可能做到嗎...
因為問過代理商...是沒辦法supprot那麼低的頻率...嘻嘻

[ 本帖最後由 kolong 於 2007-3-17 06:20 PM 編輯 ]

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4^#

發表於 2007-3-18 12:42:19 | 只看該作者

你可以上中央圖書館查一下, 有一篇碩論論這一件事.

輸入頻率是60的話, 很明顯的是想拿市電的信號來倍頻吧, 如果只是要一個也許不是那麼準的clock source的話, 該有更簡單的方法才對

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5^#

樓主| 發表於 2007-3-22 21:18:20 | 只看該作者

不是要用市電的信號...
是要用panel裡面t-com的v-sync來同步led driver...
所以不是clock generater的function..
目前我是想用cd4046...不過filter方面就傷腦筋了...

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6^#

發表於 2007-3-23 08:38:34 | 只看該作者

如果你能講的更詳細點的話, 也許可以幫上忙也說不定

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7^#

樓主| 發表於 2007-3-29 20:45:31 | 只看該作者

搞了二個禮拜的CD4046 (PLL)..還是覺得無解....
我的function如下..
用60hz的frequency去產生2.457Mhz 的frequency...
2.457Mhz是要給LED driver當clock input用的...
這樣LED driver所產生PWM才可以跟V-sync同步...
現在遇到的問題有下列幾點..
1. 60Hz要產生2.457Mhz.....60*40950 = 2.457Mhz..
因為40950實在是太多倍了...這樣VCO平均一個level大概只有不到1mV...
noise就比1mV還大的多了...

2. 60Hz實在是太慢了...所以不可以用被動式的filter..只能用主動式的(就是用op啦)
按照datasheet的公式..所算出來filter的R跟C..只能當參考..

(果然..類比的東西都要靠經驗)
實驗了一個禮拜.總算感覺filter有在動,不過目前還是有一些問題還搞不清楚..

不知各位大大是否還有其他的idea可以實現這個function....(用60hz去產生2.457mhz)

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8^#

發表於 2007-3-30 10:19:15 | 只看該作者

如果你還是想用CPLD的話, 不介意的話留下連絡方式我找人幫你如何?

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ssejack1

9^#

發表於 2007-4-11 13:04:31 | 只看該作者

個人看法:
將 sync. signal 當成 enable信號, CPLD 內部電路用 OSC 產生工作 clock 信號源,藉由 sync. 來 enable 應較容易實現吧!?

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10^#

樓主| 發表於 2007-4-15 11:53:38 | 只看該作者

其實用PLL產生2.457MHz的clock給led driver
最後所產生的pwm還是跟v-sync不同步啦...
所以現在改變做法...
直接用60hz產生600hz的pwm...
duty就一直去sample led driver的pwm就可以了..
目前60hz-->600hz已經ok啦...剩下的就是去sample led driver 的pwm..

感謝各位先進的幫忙呀

另外...想做一個shift的function..
led driver的pwm進來...送出去的pwm要shift 60度或120度..
是否有比較簡單的想法呀...

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11^#

發表於 2007-4-16 14:14:29 | 只看該作者

如果倍頻是成功的, 那phase shift就只是調整cycle中的1->0, 0->1的時間, 不是嗎?

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zanthia

12^#

發表於 2007-4-17 13:09:06 | 只看該作者

如果 jitter 要求不是很嚴格的話,
利用 74297 的電路來參考 60Hz 或許可以;
DCO (ID counter) 跑在 2.457M * 32 對 CPLD 應該是很容易作到...

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13^#

樓主| 發表於 2007-4-18 20:13:09 | 只看該作者

原帖由 tommywgt 於 2007-4-16 02:14 PM 發表 ! _* i/ E, W7 e, [
如果倍頻是成功的, 那phase shift就只是調整cycle中的1->0, 0->1的時間, 不是嗎?

想法是這樣沒錯啦..
以2.457MHz的clock來說...
你會需要12bit的counter來數high是多少跟low是多少..(因為pwm的duty是會變的)
shift-->one counter
memory high-->one counter
memory low-->one counter
我目前是要用到四個counter...
不過這樣做起來感覺很不好...

而R G B各要一組shift..
128microcell已經被我寫爆了...唉....

其實光是寫同步的的code...128microcell就已經被我寫爆了呀
(目前是用lattice的 iM4A5 128/64)

所以才會問各位先進是否有其他的想法.....

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14^#

發表於 2007-4-23 16:18:35 | 只看該作者

128microcell在一般的應用可以放一大堆東東也...
你的design很大嗎?

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15^#

發表於 2007-4-23 16:30:00 | 只看該作者

也...回到你回的問題...
要做phase shift可不用改到duty cycle啊...

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16^#

樓主| 發表於 2007-4-23 19:49:01 | 只看該作者

原帖由 tommywgt 於 2007-4-23 04:30 PM 發表
% H- K# y6 z+ ?也...回到你回的問題...
& a% ?; i" }/ E要做phase shift可不用改到duty cycle啊...

其實我shift要做....duty 也要改..
所以才需要那麼多的counter...

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17^#

發表於 2007-4-24 10:25:35 | 只看該作者

願意把所有的規格列出嗎?
也許可以放到64 micro cell也說不定...

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18^#

樓主| 發表於 2007-5-9 21:02:13 | 只看該作者

RGB三組pwm要用到12bitx3
output也要三組RGB 12bitx3
同步需要一組12bit counter

其實我用到的reg..大概就要180個了
所以64 microcell是不太可能啦...

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eject

19^#

發表於 2007-6-8 19:19:44 | 只看該作者

問一下下...

你有HSYNC可用嗎? MODE 有固定嗎 ?
有的話至少已經上 KHz
而且就倍數來說一定也會跟VSYNC同步吧

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20^#

樓主| 發表於 2007-6-10 18:39:08 | 只看該作者

原帖由 eject 於 2007-6-8 07:19 PM 發表 * ^- i* z: J2 S& ?5 C( ?
問一下下...
, f& W% K7 x" U
8 S% F/ Z5 O; [: ^# W/ w你有HSYNC可用嗎? MODE 有固定嗎 ?% N3 \5 j1 N- a3 x
有的話至少已經上 KHz
) E" T+ M F0 I) b1 {9 [+ {9 ]而且就倍數來說一定也會跟VSYNC同步吧

是有H-sync啦...
不過不能用h-sync來做...
因為用h-sync來當triger所造出來的訊號不一定會跟v-sync同步.

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