现代的高压ESD

amanda_2008

最近要用到现代的高压ESD，有谁可以提供一些参考吗？
5 m8 z5 I4 t4 H) B- z因为现代那边没有提供高压的ESD rule，自己画的时候不太敢随便画，，
希望有经验的前辈能给点建议，大致的rule可以建议一下吗？

cuban487

可以請問一下你所指的高壓ESD 是幾KV阿
可以盡量寫清楚嗎...感謝

amanda_2008

我想先問一下阿，平常的工作電壓是20v，那對於ESD的畫法應該也會有差吧？
  O* g8 m' C! Z' w我的高壓是指芯片平時工作時的電壓是20v，而ESD的承載電壓，
是HBM2KV，MM200v，
3 h2 h0 y; S# C如果能給我一個答復，我感激涕零，
但是不好意思，沒有米米的回報，因爲我的已經是負的了

sjhor

其實用普通的 CMOS ESD protection 就可以唷!!
PMOS/NMOS 的 diode 就可以了! 10V/per 1um width 應該就可以約列算出你所需要的 size!!
9 }- f5 D3 K2 P9 K% N6 c9 ~再加上 VDD/GND 的 ESD Clamp circuit 應該就可以了!!
不過  大部分的人 PMOS/NMOS 的 size >=300Um,  以3KV來設計比較好唷!!

amanda_2008

呵呵，謝謝版主同志，
不過不同的工藝，我是怕ESD的rule待會不滿足，
比如説D端contact到gate poly的距離大致怎麽來決定，
D端或者S端到guard ring 的距離我又大致可以設為多少呢？
雙層guard ring之間的pitch又是多少，然後guard ring的diff的寬度要多少呢？
版主同志，麻煩你再告訴我一下哦

teaman

請您先告知大家，您要下的fab是哪家，什麼製程(process)，這樣才好回答您。
5 i9 }: K- g9 g3 h7 N' b每家的參數數值都不太一樣。

7 a# ~& }. |# R如果您手邊有該家fab的design rule manual, 裡頭應該會有ESD design rule。

m851055

一般代工廠都有ESD rules，只要照話就好了，或是請帶工廠提供也可以。
" }0 O) {$ C) }3 ~9 h8 j5 m  U  E
3 C* Z, Y$ w2 m, w) C; `source contact 照rules話就可以了，drain contact 一般約為source contact 3-5倍不等。
3 M! U. l6 }8 u  J
pick up 與guard ring之diffusion約為4um，pitch 一般10-20 um 不等，以上為一般之經驗，詳細需參考foundary之 design
guide。

amanda_2008

谢谢大家的热心答复
嗬嗬，我在题目里有标说是现代的哦，
7 ^7 w3 y; I) ~+ O' I其实有时候代工厂可能没有你现在要用工艺的esd rule,
所以这个时候就只能凭经验来画了

dolphin75

多謝！
謝謝版主了，又了解了新知識了呢！
扫扫盲，呵呵。

semico_ljj

原帖由 sjhor 於 2007-6-1 08:56 AM 發表
其實用普通的 CMOS ESD protection 就可以唷!!
1 A! L& R9 t; cPMOS/NMOS 的 diode 就可以了! 10V/per 1um width 應該就可以約列算出你所需要的 size!!
/ P. }2 U) R4 i2 T6 N再加上 VDD/GND 的 ESD Clamp circuit 應該就可以了!!
. N" M. k+ ]( _; [! c7 z7 _& Y不過  大部分的人 PM ...

/ M% a' R0 f* Q- s" t; m
"10V/per 1um width "有疑义,因为比如W=300um,L=0.5um与L＝0.35um应该有很大差别吧！

ritafung

如果是高壓的FDMOS,難度更高!因為這種device天生不利ESD.

lethalkiss1

原帖由 sjhor 於 2007-6-1 08:56 AM 發表
10V/per 1um width

, P- n$ ~8 v$ I/ R/ v; l
4 R; ?1 u' E9 Q2 R8 h& v- v) K- T这个值是怎么来的呢？

ONLYFLYSKY

L為最小的通道長度，一般而言，通道長度愈小，靜電放電防護電晶體的耐受度愈小。增大通道長度可使靜電放電耐受度提高。但是必須同時增大防護電晶體的寬度。如此一來便會使佈局面積增大而使成本增加。

tuza2000

学习学习！！！！！！！