LDO電路paper看到的一些問題！

ziv0819

7 N# e! F0 _( `4 M4 i9 L6 q" l
這部份是說明esr補償的部份！
, a, s: [& |1 F  `- z" p" w有些東西我看不懂想請問各位大大！感謝！
The incomplete pole-zero cancellation may
0 r4 O" i+ i7 j. j3 Q1 {( Wlead to instability of the LDO in the worst condition. Small
( E( M6 _* z2 v! G5 a* e1 bpole-zero frequency mismatch within the unity-gain frequency
- X" P2 S0 G% J' L) g6 \can  degrade  the  quasi-linear  transient  settling  behavior  [6],
[7] of the LDO upon load switching. Even worse, if the ESR
* `; |( O  i- _( M: v* Vzero  approach  is  adopted,  the  resistor  leads  to  large  output
overshoots and undershoots during massive load-current step
: i. ^  x% b& }changes especially when a low-value output capacitor of
micro-farad range is used.

我自已想這段話大楖是說明
% U" _- ~, ]5 P* n; L  q7 b若是esr補償點跑掉的話
! x6 b6 ~9 u' D$ Z/ w: D4 w在esr電容較小的情況下~
, }" _% D9 |0 m" k輸出的暫態電壓反而會因為esr補償的電阻而產生大的跳動
& _+ z5 F* z( j: R# i3 P(overshoots and undershoots指的是跳動吧？？)
不知道這樣是不是正確的意思？？
0 M/ G! Y$ j  R: q' [# r! {" R另外紅色字體部份有大大可以幫我翻譯一下嗎？？
不太懂紅色字體正確的含義是什麼？？感恩！
5 q% |6 l8 c3 i+ ]1 Z* u
另外想問一下~如果本文真的是我想的這樣的話！
有大大可以告訴我為什麼esr電阻會讓跳動變大嗎？
是否有paper在說明這個部份的原理？
1 b9 Q. J$ I8 C8 Z7 {6 _& V$ E這個現象有什麼特殊的名詞嗎？？謝謝！

billlin

是指一般設計者會用一個zero去抵消一個pole,而使PhaseMargin變足夠,
9 L2 [; o  k8 b4 G- ^但如果這個pole與zero都是在unity-gain-freq內的話(一般設計情況都是這樣),
1 W7 @; X# T' U+ @由於zero不可能跟pole很精確的抵銷,
所以會造成pole-zero doublet,(有量化的公式,可以goolge)
這樣會使Transient time變長,
4 q0 g9 b7 _" _# i3 x6 T即使設計的LDO單位頻寬是很寬的.
令一個是ESR zero在Load transient時.會造成壓降與呀昇
1 w8 d9 b' L9 ]3 P可參考attatched file

ziv0819

原來有這麼多東西是我還不懂的！
看來還需要再多多找尋這些東西的相關data
8 ?" U) w1 [  H, X! U! m: v另外~大大所提的ESR zero在Load transient時.會造成壓降與壓昇
是在講義的第幾頁？？感謝您!!

billlin

想像一個電容上面串一個ESR電阻再到LDO的輸出端的情況下
當LDO要由輕載到重載時時,LDO因為頻寬的關係沒辦法立刻反應並提供電流給負載
3 u" }, F* b% o7 ^% N  W& L2 m這段時間,將由電容提供電流給負載,若電容有ESR的話,電容電流先流出ESR電阻
4 p4 Q5 O8 Q' Q- l; s3 O4 M4 G再流到負載,此時ESR電阻會有一個壓降. V=I(load)XESR.輸出端電壓將由原來
+ ]3 B$ U3 ^$ B" B/ n6 @6 k的電壓,降一個V.
當LDO由重載到輕載時,LDO因為頻寬的關係沒辦法立刻反應並不要提供電流給負載
* T, s4 P4 i. `0 g" C這段時間,LDO電流將流到電容,給電容充電,若電容有ESR的話,電流先流進ESR電阻
( w3 r! k) C' z5 S4 T) B再流入電容,此時ESR電阻會有一個壓昇. V=I(load)XESR,輸出端電壓將由原來
的電壓,昇一個V.
這個大蓋就是attatched file裡面的Vesr電壓的來由

ziv0819

哇~~太清楚了~這樣一講我就有了解了！
感謝大大的幫忙！
  p/ L; Y0 l& D. Z! ]這樣我省了好多時間喔！
果然給會的人一點就通~
4 Q# q! m6 k- f( E$ F0 y自己查資料需要比較多的時間！

stevenyng88

最近也正在考慮作LDO，不知發展為何?

ziv0819

你指的發展若是指個人研究這個題目對未來發展的話
我可以說這是很好的類比電路的題目
目前ldo的重點我覺的是補償的方式
所以若補償方式都很上手的話
, ]8 ]! M! [* d未來轉其它的類比電路都會很容易就可以上手！
有錯請指教！謝謝！

tepiwang

學習 學習  !!!!
粉多東西都給他忘記了, 趁這個機會給他複習一下 !!

popfly51

很不错，学习了。。。。

xu_qicheng

学习学习 灰常的谢谢了

robin0338

感謝  學習了!!資料也很好

shafon

不錯的思考...學到新東西  
謝謝...

tq01qaz

下來看看，
不知可以不

sachiel

很棒的資訊，感謝分享

hoodlum

9 k# N9 N6 C' ^  H有關pole-zero doublet 跟系統暫態行為的分析
, p5 z  T( b. ~2 e' }: ]" i附檔中的文件有不錯的說明
大意是說若這個double的位置在高頻
則暫態時間較短, 但會有較大的voltage error
若這個doublet 的位置在低頻
# U- p2 `* ^1 F/ x  r3 V則暫態時間長, 但其voltage error 會比較小

Jei

最近也在看這篇，學習學習!

shennShen@G

高手雲集,學習中!!
: K2 g- X0 ^0 z) m2 ^希望自己也能早點弄熟

engineer

哈哈，這個討論串讓偶獲益良多，甘溫啦！

grant7163

感謝大大分享喔!
感謝大大分享喔!