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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Analog/RFIC討論區 › LDO電路paper看到的一些問題！
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[問題求助] LDO電路paper看到的一些問題！

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ziv0819
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1#
發表於 2012-5-18 16:30:06 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
本帖最後由 ziv0819 於 2012-5-18 04:34 PM 編輯 / O, A& }) C7 C8 i1 Z1 B& M
; G+ @7 E% a) z. h' A' c
這部份是說明esr補償的部份！
! N" z& I/ A8 v2 ?4 M* O5 ~3 `有些東西我看不懂想請問各位大大！感謝！
7 h' W2 v1 _$ u8 p2 o6 [The incomplete pole-zero cancellation may  }& K) U. Q3 o* ^' T* Y. Z2 ?, h
lead to instability of the LDO in the worst condition. Small4 a9 g* G4 t/ T: d% p4 z9 X
pole-zero frequency mismatch within the unity-gain frequency
4 n/ k9 c2 U' A9 V& Lcan  degrade  the  quasi-linear  transient  settling  behavior  [6],
, S& C6 S$ @) R- t" N: V" Q2 k. T: b" w[7] of the LDO upon load switching. Even worse, if the ESR
; v! H. K3 k" T/ |/ R, Lzero  approach  is  adopted,  the  resistor  leads  to  large  output
' k7 c( M  z% L9 A' Sovershoots and undershoots during massive load-current step& U$ V. ~+ P/ C, v; r. |7 \3 |
changes especially when a low-value output capacitor of
  z" Z+ c7 I- S) g: r- w" pmicro-farad range is used.6 b: N: n2 r2 L( |+ s$ M% H

! n( c8 y% _7 }7 S/ _+ I我自已想這段話大楖是說明
8 Z1 u) I4 ]. w若是esr補償點跑掉的話
. A6 G4 \+ a3 B0 G在esr電容較小的情況下~
5 q% a  T- s, R輸出的暫態電壓反而會因為esr補償的電阻而產生大的跳動% k1 g3 K% b" F0 Q: ~2 W& b
(overshoots and undershoots指的是跳動吧？？)3 P# c- n. _2 b; |
不知道這樣是不是正確的意思？？
( u9 F. ]: f" Y# n1 s+ |另外紅色字體部份有大大可以幫我翻譯一下嗎？？
& m4 e# E  k0 |不太懂紅色字體正確的含義是什麼？？感恩！
/ _/ D1 t/ _! r" y* n
: `  X4 k: {6 r1 ~4 T) Q6 Q1 [另外想問一下~如果本文真的是我想的這樣的話！1 \0 u  j" U! y. g* {
有大大可以告訴我為什麼esr電阻會讓跳動變大嗎？/ B6 {8 f! D# u% O, t3 {6 B9 C
是否有paper在說明這個部份的原理？" r% ~" S( }+ @- \: k' ^# \! ]+ [
這個現象有什麼特殊的名詞嗎？？謝謝！
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billlin
2#
發表於 2012-5-21 10:30:57 | 只看該作者
是指一般設計者會用一個zero去抵消一個pole,而使PhaseMargin變足夠,
% }7 A3 e6 n$ b/ K1 ]8 v) G但如果這個pole與zero都是在unity-gain-freq內的話(一般設計情況都是這樣),
. W3 J9 K# [3 ^8 d7 ~/ B由於zero不可能跟pole很精確的抵銷,
) k7 ?6 X. X' a  O: X所以會造成pole-zero doublet,(有量化的公式,可以goolge)2 w) m+ q7 n/ h: {/ M
這樣會使Transient time變長,
# y* p0 ~% j0 P% q, _8 A  {即使設計的LDO單位頻寬是很寬的.1 H. I9 P3 [5 s; x) ]
令一個是ESR zero在Load transient時.會造成壓降與呀昇5 J9 i. C4 g  p) U1 Q7 W
可參考attatched file

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ziv0819
3#
 樓主| 發表於 2012-5-23 15:43:02 | 只看該作者
原來有這麼多東西是我還不懂的！
* S5 C/ M  `7 d2 s看來還需要再多多找尋這些東西的相關data
3 p$ z! ~/ B, S1 l2 c另外~大大所提的ESR zero在Load transient時.會造成壓降與壓昇
: j0 Q) [( H" x是在講義的第幾頁？？感謝您!!
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billlin
4#
發表於 2012-5-24 11:24:38 | 只看該作者
想像一個電容上面串一個ESR電阻再到LDO的輸出端的情況下6 \" ^- t$ R) B) o; s2 x' {
當LDO要由輕載到重載時時,LDO因為頻寬的關係沒辦法立刻反應並提供電流給負載: ~: w* Y+ Y, S' ~0 O
這段時間,將由電容提供電流給負載,若電容有ESR的話,電容電流先流出ESR電阻2 O( X) V5 s. {; d5 V8 C
再流到負載,此時ESR電阻會有一個壓降. V=I(load)XESR.輸出端電壓將由原來! |9 t1 U# c0 _; c
的電壓,降一個V.
4 i% g, X9 ~5 D5 w3 ^當LDO由重載到輕載時,LDO因為頻寬的關係沒辦法立刻反應並不要提供電流給負載; W+ _; I  g" B2 W* s9 N
這段時間,LDO電流將流到電容,給電容充電,若電容有ESR的話,電流先流進ESR電阻
8 K* l4 e$ }/ u: E/ d0 P# `  V7 G: G$ H再流入電容,此時ESR電阻會有一個壓昇. V=I(load)XESR,輸出端電壓將由原來
0 p5 Y- v! p1 M的電壓,昇一個V.5 a5 h, s: e5 f3 u- b
這個大蓋就是attatched file裡面的Vesr電壓的來由
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ziv0819
5#
 樓主| 發表於 2012-5-24 17:53:32 | 只看該作者
哇~~太清楚了~這樣一講我就有了解了！1 Q9 E/ _. ?3 P& p! ^* Y
感謝大大的幫忙！
; Y6 Y7 r' _: n( d5 T1 c) a這樣我省了好多時間喔！
, x$ z; M7 s1 u果然給會的人一點就通~
5 X4 m2 V5 Z" l& L, H自己查資料需要比較多的時間！
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6#
發表於 2012-5-24 20:04:47 | 只看該作者
最近也正在考慮作LDO，不知發展為何?
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ziv0819
7#
 樓主| 發表於 2012-5-24 21:00:52 | 只看該作者
你指的發展若是指個人研究這個題目對未來發展的話/ _& D9 }8 Q; M3 y' r; B
我可以說這是很好的類比電路的題目
9 C0 K& w, ~/ [5 h目前ldo的重點我覺的是補償的方式* Q6 Q8 ?8 Z6 W! C0 a
所以若補償方式都很上手的話
( \  V( i0 x  @* T4 E8 V, w未來轉其它的類比電路都會很容易就可以上手！
& j! ^: @: ?2 h6 s0 Y有錯請指教！謝謝！
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tepiwang
8#
發表於 2012-5-28 10:34:27 | 只看該作者
學習 學習  !!!!0 k# p9 o8 E9 i8 m% ]9 p: ^3 K
粉多東西都給他忘記了, 趁這個機會給他複習一下 !!
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9#
發表於 2012-5-29 10:51:34 | 只看該作者
很不错，学习了。。。。
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10#
發表於 2012-6-5 10:29:54 | 只看該作者
学习学习 灰常的谢谢了
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11#
發表於 2012-6-5 19:06:35 | 只看該作者
感謝  學習了!!資料也很好
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shafon
12#
發表於 2012-6-11 18:06:56 | 只看該作者
不錯的思考...學到新東西  ! K( n- r# B( H0 ~: r
謝謝...
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tq01qaz
13#
發表於 2012-6-30 18:14:38 | 只看該作者
下來看看，
; n5 ?' K' X- G不知可以不
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sachiel
14#
發表於 2014-6-3 11:27:39 | 只看該作者
很棒的資訊，感謝分享
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hoodlum
15#
發表於 2014-6-11 13:03:18 | 只看該作者
! E' p+ V: v) X; i
有關pole-zero doublet 跟系統暫態行為的分析4 r! ^, `' q8 g2 t* y* ~2 ~
附檔中的文件有不錯的說明
( ?/ Q; V7 v+ r9 w8 H大意是說若這個double的位置在高頻  _3 [9 A: p2 ]; w( y) R- R
則暫態時間較短, 但會有較大的voltage error# f- T: U+ L* A) V- c# D" F, t+ @
若這個doublet 的位置在低頻+ ^7 y3 ?" F& ?3 m: ?( Y
則暫態時間長, 但其voltage error 會比較小

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Jei
16#
發表於 2014-6-25 16:57:06 | 只看該作者
最近也在看這篇，學習學習!
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17#
發表於 2015-3-3 15:00:57 | 只看該作者
高手雲集,學習中!!  f* y: {$ |7 V( v2 ^6 ]9 c
希望自己也能早點弄熟
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18#
發表於 2015-3-3 17:07:19 | 只看該作者
哈哈，這個討論串讓偶獲益良多，甘溫啦！
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19#
發表於 2015-7-21 14:09:28 | 只看該作者
感謝大大分享喔!' R7 G" V" r. @  |% l8 ^' b
感謝大大分享喔!
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