LDO電路paper看到的一些問題！

ziv0819

& @( c3 y7 }; _) U( t9 r' k+ l
/ S4 t% `6 i2 N( x9 b這部份是說明esr補償的部份！
1 q6 M2 q  f$ q' J有些東西我看不懂想請問各位大大！感謝！
The incomplete pole-zero cancellation may
( H  y* G) y" Klead to instability of the LDO in the worst condition. Small
pole-zero frequency mismatch within the unity-gain frequency
can  degrade  the  quasi-linear  transient  settling  behavior  [6],
4 _5 @! P# v+ [: ~9 F- O[7] of the LDO upon load switching. Even worse, if the ESR
; F, c+ a, }( K6 Dzero  approach  is  adopted,  the  resistor  leads  to  large  output
- [8 u' f' [& a. Q+ C( Tovershoots and undershoots during massive load-current step
: J7 A8 r- n1 B2 f6 xchanges especially when a low-value output capacitor of
4 b& B& c3 k8 \- kmicro-farad range is used.

我自已想這段話大楖是說明
% N2 j6 {" `! G4 Y若是esr補償點跑掉的話
在esr電容較小的情況下~
: y6 ~3 i! r7 f' A3 K  l輸出的暫態電壓反而會因為esr補償的電阻而產生大的跳動
(overshoots and undershoots指的是跳動吧？？)
: H5 G$ H3 {7 W) r4 e不知道這樣是不是正確的意思？？
另外紅色字體部份有大大可以幫我翻譯一下嗎？？
不太懂紅色字體正確的含義是什麼？？感恩！

9 X! V; S; f& k) c1 I5 j* S+ M另外想問一下~如果本文真的是我想的這樣的話！
  g. {6 ~0 J! G' Q; e# ?3 M$ |有大大可以告訴我為什麼esr電阻會讓跳動變大嗎？
是否有paper在說明這個部份的原理？
' V9 G( @/ w% J這個現象有什麼特殊的名詞嗎？？謝謝！

billlin

是指一般設計者會用一個zero去抵消一個pole,而使PhaseMargin變足夠,
但如果這個pole與zero都是在unity-gain-freq內的話(一般設計情況都是這樣),
由於zero不可能跟pole很精確的抵銷,
! g) H0 e, e$ v) c# ^/ v所以會造成pole-zero doublet,(有量化的公式,可以goolge)
這樣會使Transient time變長,
! L8 p" x. l% j2 G7 H) [9 a" E即使設計的LDO單位頻寬是很寬的.
令一個是ESR zero在Load transient時.會造成壓降與呀昇
可參考attatched file

ziv0819

原來有這麼多東西是我還不懂的！
3 A, _5 G4 L& T5 N! `看來還需要再多多找尋這些東西的相關data
" d! p: I' t. P. E! h另外~大大所提的ESR zero在Load transient時.會造成壓降與壓昇
是在講義的第幾頁？？感謝您!!

billlin

想像一個電容上面串一個ESR電阻再到LDO的輸出端的情況下
8 _9 H; O# E9 I. c. O: X& M2 v當LDO要由輕載到重載時時,LDO因為頻寬的關係沒辦法立刻反應並提供電流給負載
5 b0 A& b) _! e7 u3 r這段時間,將由電容提供電流給負載,若電容有ESR的話,電容電流先流出ESR電阻
再流到負載,此時ESR電阻會有一個壓降. V=I(load)XESR.輸出端電壓將由原來
' U- t! `6 z* r, R7 N1 F的電壓,降一個V.
$ J7 B: j5 H3 T7 n5 a9 g. t- f" a當LDO由重載到輕載時,LDO因為頻寬的關係沒辦法立刻反應並不要提供電流給負載
3 c+ L8 R$ q$ J5 w; r這段時間,LDO電流將流到電容,給電容充電,若電容有ESR的話,電流先流進ESR電阻
再流入電容,此時ESR電阻會有一個壓昇. V=I(load)XESR,輸出端電壓將由原來
/ X  ~' @* `+ W$ ~$ ?4 H* Z$ `的電壓,昇一個V.
- k& T5 ^. ?2 L2 `: c# r) {這個大蓋就是attatched file裡面的Vesr電壓的來由

ziv0819

哇~~太清楚了~這樣一講我就有了解了！
感謝大大的幫忙！
# ]( E0 A9 f, t6 P這樣我省了好多時間喔！
! T! u, G0 B7 o' p) _! Z7 l果然給會的人一點就通~
自己查資料需要比較多的時間！

stevenyng88

最近也正在考慮作LDO，不知發展為何?

ziv0819

你指的發展若是指個人研究這個題目對未來發展的話
我可以說這是很好的類比電路的題目
* U. q% ?6 a2 e9 d- ?5 M4 H目前ldo的重點我覺的是補償的方式
所以若補償方式都很上手的話
未來轉其它的類比電路都會很容易就可以上手！
有錯請指教！謝謝！

tepiwang

學習 學習  !!!!
粉多東西都給他忘記了, 趁這個機會給他複習一下 !!

popfly51

很不错，学习了。。。。

xu_qicheng

学习学习 灰常的谢谢了

robin0338

感謝  學習了!!資料也很好

shafon

不錯的思考...學到新東西  
謝謝...

tq01qaz

下來看看，
) p+ U% m, S' ?' A1 h/ e) e/ ?7 \' i0 \不知可以不

sachiel

很棒的資訊，感謝分享

hoodlum

9 Q& M5 m3 o/ Y' s2 q7 _有關pole-zero doublet 跟系統暫態行為的分析
& m: R+ `% Q9 t) V; z/ i/ J附檔中的文件有不錯的說明
( Y1 e2 W# N& Q9 U- y; C大意是說若這個double的位置在高頻
# d& Q) I4 H. _6 f則暫態時間較短, 但會有較大的voltage error
' l1 g7 W0 H" ^  I7 G3 P- |若這個doublet 的位置在低頻
則暫態時間長, 但其voltage error 會比較小

Jei

最近也在看這篇，學習學習!

shennShen@G

高手雲集,學習中!!
希望自己也能早點弄熟

engineer

哈哈，這個討論串讓偶獲益良多，甘溫啦！

grant7163

感謝大大分享喔!
# _. u  m0 |- s  V, S& [& [感謝大大分享喔!