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回復 #17 happpyend 的帖子
( _1 Q$ f/ g8 W+ g: N; q(1)3 S1 c; {) _! J1 g
ERROR: Error in board description file (step device/TAP)
" Y& z; j8 b4 I8 _ K7 _) ~1 \* W9 m# J
指你的board file .brd寫錯了, 無法對映到硬體實際JTAG scan chain架構
* H9 j. q4 u1 v
7 a: u0 o6 }0 W* @" X7 O1 P(2)) i; ?. m5 i* q" F% |
利用procards utility燒image到JATG與memory mapping無關 P( f* H6 R; w# ^8 d
m$ Y6 o+ f: r3 C, N* _(3)
/ R- T+ F3 U1 b# C4.3 Configuring the FPGA from flash的資料是利用switch S2來決定兩件事& N s; {" ]0 ^# ?. T
a. boot時FPGA從PROM中load那一塊image! X- d+ n( n0 _- \) S
b. FPGA在memory中的address配置% ^7 ^! E' z2 k2 A( C# i6 g
5 _7 Z; A m ]# D, {(4)
7 c2 f8 x8 a; W- H3 I6 VStep3TAP = 後面填的是這個scan chain中, 現在所看的device所對應的TAP controller編號
. x6 J9 |4 s8 lProcards utility的pdf多kk就懂了5 a: h) j. l3 D, B; t3 [
9 W0 W( T" ^3 R$ w3 N/ i. l(5) FPGA start clock設定是利用ISE在implement出FPGA image的一項設定, default是cclk, }% G8 K$ F4 X: `5 m( y
當你產生的image是要直接寫進FPGA中的configuration sram中的話, 設為JTAG, 因為現在是透過multi-ice/realview-ice的JTAG clock作為寫入動作的clock參考.7 o$ C4 U. u9 r, w0 \* ?
當你產生的image是先寫到PROM中, 在開機時才由FPGA去PROM中抓時, 設為CCLK, 因為這時從PROM' y9 H+ i( v: k8 d l
中抓, 不論是Master serial或Slave serial機制, 都會用系統中的clock作寫入的依據" W: | s. v; w# ]6 \7 r/ D
3 b4 h) Z3 V/ j/ ^1 h
(6)8 p0 T8 l! N1 D8 L
你的癥結點在於brd file寫錯了, 另外, 有些基本功看來欠缺的有點嚴重, 建議你基本功先練好.
9 `! B# V) O% N* A L
8 a) O0 g3 G c- Y! }6 ?, Yboard file的寫法去找有到cic上過MP-SoC Prototyping and Verification的同學借講義看, 裡面有寫到 |
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IP卡
狗仔卡
發表於 2007-5-22 14:39:37
顯身卡
樓主
發表於 2007-5-22 19:05:00
