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與其他7系列元件一樣,賽靈思的Virtex-7 2000T也採用台積電針對 FPGA 設計的 28 奈米高效能低功耗 (HPL) 製程技術(參見 Xcell 雜誌第76 期封面故事)。Chandrasekaran 表示,由於賽靈思Virtex-7 2000T採用HPL製程技術,因此其電晶體的漏電量遠低於其他採用 28 奈米高效能(HP)製程技術的同類競爭元件。這意味著Virtex-7 2000T與其他容量只有一半的競爭者相比,擁有一樣的低功耗。
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ASIC的替代產品/ B; s9 {. C- t9 K
最後同樣重要的是,越來越多設計團隊無法證實:用28奈米製程節點開發ASIC或ASSP 的相關成本和風險是否合理?在這種情況下,Virtex-7 2000T對他們也同樣有很大的助益。隨著晶片製程技持續演進,設計和製造成本也不斷飆升。28奈米的ASIC或ASSP的委託設計(NRE)成本超過5,000萬美元,而且ASIC設計需要修改的可能性也增加大約五成。設計過程中一旦因為疏忽發生錯誤,就會嚴重影響產品的獲利,多次錯誤就可能導致設計取消,錯失市場契機,甚至讓公司倒閉。
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Virtex-7 2000T 可取代1,000萬到2,000萬邏輯閘的ASIC,而且沒有ASIC相關的NRE成本問題。Chandrasekaran表示:「設計人員現在可以集中精力投入設計,不必擔心會犯下導致大幅修改光罩設計的小錯誤。最重要的是,Virtex-7 2000T具有可編程的特性,如果設計人員犯了錯誤,他們只要為元件重新編程即可解決問題。」
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& g( y. ]& [# L/ x" b7 O. Z! N不變的設計方法! f) e# ~ U! u' T: \1 U5 P
雖然Virtex-7 2000T是一個超大容量的元件,但對於元件的編程方法卻沒有大幅改變。Chandrasekaran 表示:「過去幾年來,賽靈思充分考量到超大容量設計的需求,因而一直為設計工具進行最佳化調整。現在客戶可以針對功耗和性能有效地進行分區、佈線規劃和針對功耗和性能進行最佳化。」他解釋,多數大型FPGA元件通常都需要設計人員執行一些分區作業,並將時序關鍵功能盡可能置於鄰近位置。設計團隊如果在Virtex-7 2000T中建置大型設計,賽靈思提供的工具可協助他們為設計進行佈線規劃,並進行設計分區,終而達到最佳時序和性能。3 w% W& |. v8 ~7 I K, C
$ g5 r i' w) n1 G6 O6 T最新版本的賽靈思設計工具可支援Virtex-7 2000T元件。Chandrasekaran表示:「用戶現在可馬上運用Virtex-7 2000T進行設計。」在未來的一年,賽靈思計畫發佈其他Virtex-7 FPGA和採用SSI的各種應用配置。 |
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