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賽靈思ISE Design Suite 13.2全面提升設計者的生產力 並針對Kintex-7與Vitex-7FPGA提供部分可重新配置功能
2 B. B( E }3 i, X7 I最新版本亦包括針對Virtex-7品質之提升 強化多項Planahead的功能及持續推展隨插即用IP計畫; l8 @: m, \, @9 M3 T' w
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全球可編程平台領導廠商美商賽靈思(Xilinx, Inc.(NASDAQ:XLNX))今日宣布發表ISE® Design Suite 13.2,可為28奈米7系列元件提供多方面支援,包括可支援最近推出已展示給客戶的Virtex(R)-7 VX485T元件。而且此款ISE Design Suite最新版本能讓採用Virtex®-7 2000T元件之設計方案提升25%效能,此元件是採用堆疊式矽晶互連技術所打造並內建業界密度最高的FPGA。此最新版ISE軟體針對PlanAhead™設計與分析工具加入多項改良功能,不但可支援Virtex-7 與Kintex™-7元件部分可重配置,並可提供整合前端至後端的專案管理環境,並針對採用Spartan®-6 FPGA、Virtex-6 FPGA以及所有三款7系列元件的設計方案提升其生產力,包括為低成本Artix™-7系列提供初期支援。 ( x/ y w# |( o3 q, _/ x
! Y* B0 C+ `, D) \3 Y透過PlanAhead工具提升生產力 : R! o7 P. R4 I
屢獲獎項的ISE Design Suite不但能為研發業者提供所需工具,以支援全球團隊合力研發模式,並能針對關鍵的設計因素快速提供回饋,並可運用XPower Estimator工具針對低功耗最佳化提供最佳策略,並可透過智慧時脈閘控技術,進行動態功耗調降 – 這些功能都可透過PlanAhead工具來達成。 1 r0 U$ U* k9 u$ v3 G. M4 s2 u b. x
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PlanAhead工具從一款世界級I/O針腳規劃與布局工具,進化成一個可加快生產時程的全方位開發環境。PlanAhead工具充分整合前端至後端環境,在每個設計週期階段都能進行設計分析 – 包括RTL開發、IP整合、驗證、合成、布局與繞線等,最終結果可達成快速匯整在功耗、資源使用率、以及效能等方面之設計目標,並縮短設計修改所耗費之時間。 |
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