PLL 的實現方法?

kolong

請問cpld可否能把一個input的frequency倍頻....
倍頻是否只能用PLL的方法?
最近遇到這個問題...想看看各位的看法..

tommywgt

答案是可以的, 只是就以成本來看的話划不來而已

kolong

用cpld的話...
effort會有多大呀....有沒有一個概念的數字
  M! a) G. G; y; X; b! ]- j) w; ]另外...如果input的頻率很低(60Hz..)...
cpld還是有可能做到嗎...
因為問過代理商...是沒辦法supprot那麼低的頻率...嘻嘻
/ s( \: j0 z$ f
[ 本帖最後由 kolong 於 2007-3-17 06:20 PM 編輯 ]

tommywgt

你可以上中央圖書館查一下, 有一篇碩論論這一件事.

輸入頻率是60的話, 很明顯的是想拿市電的信號來倍頻吧, 如果只是要一個也許不是那麼準的clock source的話, 該有更簡單的方法才對

kolong

不是要用市電的信號...
" F3 ?0 d& f* V0 J( `$ L) A3 V是要用panel裡面t-com的v-sync來同步led driver...
所以不是clock generater的function..
目前我是想用cd4046...不過filter方面就傷腦筋了...

tommywgt

如果你能講的更詳細點的話, 也許可以幫上忙也說不定

kolong

搞了二個禮拜的CD4046 (PLL)..還是覺得無解....
4 {7 O6 y3 @! @3 v: W我的function如下..
用60hz的frequency去產生2.457Mhz 的frequency...
2.457Mhz是要給LED driver當clock input用的...
0 K3 F9 D1 {) `- w這樣LED driver所產生PWM才可以跟V-sync同步...
" |5 v; R. a) ^  a7 r9 a現在遇到的問題有下列幾點..
' M- Z6 _' G% \7 x3 i& }. j1. 60Hz要產生2.457Mhz.....60*40950 = 2.457Mhz..
   因為40950實在是太多倍了...這樣VCO平均一個level大概只有不到1mV...
   noise就比1mV還大的多了...
% H; ^# [) Y# v! V  I! x2. 60Hz實在是太慢了...所以不可以用被動式的filter..只能用主動式的(就是用op啦)
   按照datasheet的公式..所算出來filter的R跟C..只能當參考.. (果然..類比的東西都要靠經驗)
+ f# m! V9 w; W" k, d. w5 z   實驗了一個禮拜.總算感覺filter有在動,不過目前還是有一些問題還搞不清楚..
! p  m) q9 ]' J" M1 p3 p4 {
不知各位大大是否還有其他的idea可以實現這個function....(用60hz去產生2.457mhz)

tommywgt

如果你還是想用CPLD的話, 不介意的話留下連絡方式我找人幫你如何?

ssejack1

個人看法:
將 sync. signal 當成 enable信號, CPLD 內部電路用 OSC 產生工作 clock 信號源,藉由 sync. 來  enable 應較容易實現吧!?

kolong

其實用PLL產生2.457MHz的clock給led driver
5 |- n: p% m7 l, v最後所產生的pwm還是跟v-sync不同步啦...
所以現在改變做法...
3 C/ b+ @) j" L# ^1 y8 n直接用60hz產生600hz的pwm...
duty就一直去sample  led  driver的pwm就可以了..
1 Z* W3 o/ Y+ u* Y6 t目前60hz-->600hz已經ok啦...剩下的就是去sample led driver 的pwm..

* H( p- A$ J* W感謝各位先進的幫忙呀
9 @. s' R/ L  P9 V# Q
另外...想做一個shift的function..
led  driver的pwm進來...送出去的pwm要shift 60度或120度..
是否有比較簡單的想法呀...

tommywgt

如果倍頻是成功的, 那phase shift就只是調整cycle中的1->0, 0->1的時間, 不是嗎?

zanthia

如果 jitter 要求不是很嚴格的話,
/ F: r$ I0 K) F# k* h0 H利用 74297 的電路來參考 60Hz 或許可以;
$ W  g  ^! Z- DDCO (ID counter) 跑在 2.457M * 32 對 CPLD 應該是很容易作到...

kolong

原帖由 tommywgt 於 2007-4-16 02:14 PM 發表
+ @6 O0 ?. d1 `: T如果倍頻是成功的, 那phase shift就只是調整cycle中的1->0, 0->1的時間, 不是嗎?

# U# C$ Q9 @8 F1 a+ G% u
+ ]3 v/ A6 n# F' w; t9 d
想法是這樣沒錯啦..
以2.457MHz的clock來說...
你會需要12bit的counter來數high是多少跟low是多少..(因為pwm的duty是會變的)
shift-->one counter
memory high-->one counter
memory low-->one counter
我目前是要用到四個counter...
不過這樣做起來感覺很不好...
' M: v. o9 Q9 }! S- i- l& U+ \2 z
2 s+ y+ s: C  ]) y9 R5 {而R G B各要一組shift..
0 F* Y1 D& A  F; G128microcell已經被我寫爆了...唉....

8 U9 ^- w, _& I; ^# b其實光是寫同步的的code...128microcell就已經被我寫爆了呀
(目前是用lattice的 iM4A5 128/64)

所以才會問各位先進是否有其他的想法.....

tommywgt

128microcell在一般的應用可以放一大堆東東也...
你的design很大嗎?

tommywgt

也...回到你回的問題...
$ e" W5 Y8 x) s3 Q要做phase shift可不用改到duty cycle啊...

kolong

原帖由 tommywgt 於 2007-4-23 04:30 PM 發表
3 a: s- v" T  Y8 A/ [* }也...回到你回的問題...
2 }4 Y0 Y  p) W- E* e要做phase shift可不用改到duty cycle啊...

8 d! m/ b- _6 x& m9 g; l" H
6 W! x6 o  j8 ^4 C$ ]
% i' L1 X$ x; w8 B" p1 s& s2 Z其實我shift要做....duty 也要改..
( I% ]  o+ m& F% h0 [5 v* C+ }) [. {所以才需要那麼多的counter...

tommywgt

願意把所有的規格列出嗎?
0 @% y$ \3 U5 h( u; \也許可以放到64 micro cell也說不定...

kolong

RGB三組pwm要用到12bitx3
output也要三組RGB 12bitx3
7 M5 w) L8 }) Z& _" Y" j2 o8 ~ 同步需要一組12bit counter
6 L  C: K6 S. ~( ^
" B4 }# ?% k% j3 L& ?$ ]其實我用到的reg..大概就要180個了
所以64 microcell是不太可能啦...

eject

問一下下...
0 y5 m- C# l9 x* A
1 ]2 e5 b, _: y  K( I4 }, A你有HSYNC可用嗎? MODE 有固定嗎 ?
有的話至少已經上 KHz
而且就倍數來說一定也會跟VSYNC同步吧

kolong

原帖由 eject 於 2007-6-8 07:19 PM 發表
問一下下...

: T  C3 K9 U- ?; [7 }你有HSYNC可用嗎? MODE 有固定嗎 ?
  T3 w! h' P7 d- m# t. p有的話至少已經上 KHz
9 R1 F. G7 `: H9 w而且就倍數來說一定也會跟VSYNC同步吧

% Q( q6 I+ a+ ]6 D( k8 y  i& |
; |9 b" N4 q/ C$ U. P6 }是有H-sync啦...
不過不能用h-sync來做...
因為用h-sync來當triger所造出來的訊號不一定會跟v-sync同步.