post-sim 的時間

jsp0520

各為板上的RD好
+ L2 p( }: P, e* K  B( X
( ^& C3 R( X: ^" Y) _9 a9 k5 z小弟是研究所的學生  主要是做low power low voltage
的DSM電路  現在正在粹 post sim
7 p3 S! h- `- v+ c
想請教幾個問題
. z- x. E! W* j- J& [4 b! e1. presim corner 會過但postsim不會過是怎麼回事呢?
$ f( ^. m* z: C: \; v2 n2. 粹postsim的時間都很長(FFT)  請問這段時間該做些甚麼呢?
" N4 ]- m% F% _3 C+ p. T3. 如何從postsim的 .netlist檔去估計寄生的線電阻及線電容?

bernie820

感覺你是第一次做佈局

presim並沒有粹取到寄生電容電阻，可以說僅單純的訊號流通

prosim是已經把你佈局的方式取出你的寄生電容電阻，所以會造成delay等問題
" [  Q' O1 Y+ E
7 u" D3 Z6 C, g然而下線又是一回事喔!必竟上面那兩種都還只是"模擬"

奇景佈局副理說過一句話，再怎樣精確的模擬都還只是模擬，實際完成後會發生什麼事是沒有人可以預測的!

jsp0520

回復 2# bernie820

  r8 B. ~- r* ^0 E
" z/ A0 c- v+ R! W3 w    感謝前輩的回覆
小弟的確是第一次做大電路的布局及模擬
8 v  w: P% D* U6 H因為速度很慢(FB=100Hz) 自以為這樣的低速在layout時可以不用考露太多
* L; \, j$ y0 G; }想請問前輩  在debug時是要把每一點都抓出來看嗎
( _! e# w9 Q1 \; e( A+ X2 z! B. D我有點混亂了
1 r; g8 ]! P, ]& Z/ \- R請前輩指教

steady

postsim的netlist里面都含有寄生的線電阻及線電容

smilodon

这个要看你自己的电路对什么更关心了，基本上在做RCX extract时可以对R C做一个限定，对小于某些值的RC 不做提取即可，这样子可以使netlist规模小一些。另外，不是在Low Frequecy下寄生效应就可以忽略了，以OPAMP为例，lyout可能会造成differential pair的matching变差，会造成输出offset的增大。