PLL中的控制電壓?

sachiel

各位好
今天在meeting時，老師似乎提到一種展頻PLL的方式
* u& e( T2 M7 p, C/ R1 N/ Z. `+ {是等PLL的控制電壓穩定後，使用某一種負回授方式先將控制電壓穩住(PFD,CP不動作?)
然後再開始展頻的功能。
小弟這整天遍詢IEEE上有關SSCG的論文，但找不到使用類似方式的paper
不知道是我的搜尋方向錯誤嗎?
' y8 y" j0 l5 [& m還是我的認知錯誤??

能否請有經驗的前輩提供一些關鍵字，好讓我能在ieee上尋找相關的論文來參考一下
- x: m/ Q$ y  g謝謝

finster

你用SSCG + PLL這兩種關鍵字在IEEE查應該就會有了吧
- G% t* c+ [4 B9 @我印象中有一種SSCG的架構是在LPF和CP上動手腳
8 [" @# f6 f& o$ J# C原本發表在IEEE有一種架構,後來又有人把這種架構再稍加變化改進,故而有兩個版本
# ?8 m% ~2 @3 ~, M3 m, v你看一下它的function block應該就能夠理解

你描述的方式我不是很能夠理解
5 ^0 U/ a- }! L9 Z+ `; f$ V8 b不過,我之前曾比較過PLL+SSCG的架構作法,不外乎從divider著手,或者從LPF和CP上著手這兩類
5 x8 I1 R5 L" B1 n7 C( K1 O' g/ G你的老師所提的應是第二類的架構,我印象中篇數不多,應該很好找

monkeybad

你何不直接去問教授是參考哪一篇paper的文章 不然IEEE有關SSCG的paper很多也不好找吧
另外就我的認知 如同Finster講的一樣 SSCG大致上分成兩種方式
( ]0 I; i  l5 I+ S' y! M一種是類比調變 就是在VCO的控制電壓上面動手腳
& V+ z" P# N2 l5 a6 }" Y一種是數位調變 在除頻數上做改變 來達成調變的效果 而且採用sigma delta的概念來消除週期性的突波
$ N, N! a  ?+ S8 d) j0 W1 @5 |
我之前模擬的時候兩者都有模擬過 不過模擬類比調變時有發生一個問題
4 K7 r( h1 t- ^/ ], R) ]. f& K/ S類比調變基本上是用第二個CP去改變VCO控制電壓 但是經過模擬後發現 這樣做是會有問題的
! G4 q$ N- O& j; b) N$ H3 a$ R因為兩個CP會互相衝突 第一個CP是要把VCO控制電壓鎖定在一個值 而第二個CP是要產生調變的三角波
$ U( m6 c/ F- {' P% ^" l/ |- X$ X9 e所以兩者是沒有辦法同時存在的 一定會互相影響
除非一個打開 另一個就關掉這樣 也因為這個問題 後來我就採用數位的方式去做調變
我猜會不會你們教授講的paper有提出新的方法來解決這個問題呢?
# l+ w* c( f8 A6 f, e8 }3 W
/ x- [2 Q' e2 p. E[ 本帖最後由 monkeybad 於 2008-10-27 11:46 AM 編輯 ]

deltachen

謝謝大大的分享~知識因分享而壯大！

Chipfish

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semico_ljj

希望可以把那篇paper贴上来！

c2467

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jojoboy666

PLL量測電壓值與頻率成反比！你是問這個對吧??

blackshung

說的是數位式的切換嗎?就是用很多條Kvco來取代只用一條Kvco來達到的頻率調變方式，這種作法可以使VCO的調變頻率提高 ~

jackrabbit

回復 3# monkeybad
現在回這篇好像晚了太多....
  t  C2 |; |" M: Y, R但類比調變是可行的, 只是比較難做
* p% m5 J2 g" N  n1 ~9 c4 s% A# l# o! n重點是要看你灌進pattern的點到PLL out 的transfer function, 再來做對應的調整( PLL bandwidth vs. modulation rate)
印象中microwave journal 裡面有一篇在講FM PLL, 作者把每個可能的位置灌pattern進去的作法都分析過
  J' a& c' r- v/ {8 Y  M
- S3 S4 f4 [$ H4 {8 H' d* P通常modulation rate在32KHz, spreading ratio 不會太大,
4 N" \9 j7 ?% N: J$ Y  m1 I1 v所以你可以想像成是一個在緩慢變化頻率的PLL, 鎖定在一個平均值, 而不是一個不停在把頻率修正回來的系統

3 l- z4 g# N  @* ]) d4 i8 m* s而原po說的那種電路我做過, 講白一點你等於是在PLL裡加了一個可以on/off的展頻而已,
把展頻功能關掉, 就是個普通的PLL, 不須像原po說的那樣另外用什麼機制
3 d; J4 Z5 K0 M9 _& r( M& e直接控制VCO電壓是可行的, 也不用說先鎖住之後再打開展頻, 直接開著去鎖也行~

gicky

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sachiel

謝謝大家!!!
5 [- [2 T2 p- E8 y2 c( V( R哈哈~~從發問到現在居然快畢業了~~
長越大時間真的過的越快阿
老師後來的解釋比較接近 jackrabbit 大所說的方式
也難怪當初我在IEEE上找不到，其實也不是找不到，而是不會把這樣的功能當作PAPER的 "賣點"
不經一事不長一智，希望有天也能有足夠功力幫忙其他人解決問題。
4 M0 `$ K2 u4 l) f感謝各位業界先進的熱心解答
5 P* {& b- c3 [3 l謝謝

kj.guo

就目前經驗而言 mode clock 一般在42KHz 比較理想
類比和數位均可實現。類比實現最好不要連個CP都ON 而應該是單一CP ON 即可。

bernie820

我只會最基本的耶...
" ^. O0 d# l0 B% R2 _
所以幫不了忙!

jimwang94306

小弟是新手 謝謝大家分享經驗

Chipfish

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kkei456

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juro0827

我也想看看那篇文章@@
2 ?# n# j# c, C7 ^初心者+1

s717042

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semico_ljj

谢谢分享。。。