pn junction的esd如何畫比較好？

gyamwoo

我在課本中和同學有提到在訊號線上用兩個逆偏的diode可以當作esd的簡單的裝置。而且在layout中
# a9 P& E6 o& k  D7 @" s9 Q也可以解 anttena rule的錯誤。其電路圖如下：

7 |) [3 J$ |/ S2 n( c! a而我畫的layout圖如下：
, w0 o7 o0 y. S$ ?) y* \" m6 y/ L
* z9 N: R+ H8 K' x8 u. m
% V* w2 N2 D+ c9 V& f5 C我現在有個疑問。因為這個不是lvs會被認成二極體的，所以rcx抽出的postsim應該不會有這些diode。
0 ?2 s: h0 e+ F& j我是想要知道在台積電的0.18um cmos製程中。這樣的pn接面其特性是如何？
1.pn接面導通的電位多大？跟pn接面的面積有沒有關係
2 J; p" q7 M% r+ P6 Q# h5 J) q2.導通電流多大？跟pn接面的面積有沒有關係
  U7 a- T0 J; @+ E4 v- v3.逆偏崩潰電壓多大？跟pn接面的面積有沒有關係

' _: g: I# c! O9 Q$ b( W( s拜託有人能給我一點指引，謝謝。

gyamwoo

補上
" O' r# d; F. n' b電路圖的連結：

layout 圖的連結：
, B8 T% T: t% c- N& y

CHIP321

( C# K5 x! F- m; `. E% K通常我们IO的ESD会选用fab提供的结构，尤其是数字部分，diode做ESD在效率上没有GGNMOS或者SCR结构高，
* [1 ?) f6 `% z. G6 Z2 ^( B$ d$ H通常会用在两个需要做简单隔离的 地或者电源 之间才会采用这样的结构，
4 U* h# X9 a3 ^: i击穿电压与面积无关，只与PN注入浓度相关，但是小尺寸，导通内阻大，能量耗散面积小，结构比较脆弱。
- v; g# o( k2 n具体VBR值手册会给出的，电流就很难说了，要参考HBM 模型来仿。
两个管子size有同PAD面积一样的差不多应该可以zap到2k，cont的接触尽量均匀一致，可以参考ESD Circuits and devices - Steven H.Voldman

iamif520

怎麼都看不到圖片呢?
是沒回應嗎XD

ritafung

diode 是需要power clamp來配合的.而power clamp可以是GGNMOS, SCR, RCGTNMOS等.
diode 的好處是面積少,對fine pitch的pad來說是非常好用的. 但是我們要注意diode 跟clamp的距離不能太遠!
diode 的通電能力是跟周界有關係的.而diode 的area是跟電容有關係的.所以,如果要針對high speed 的digital pin,diode 確實是很好的方案!

$ A/ t6 j: Z5 V& C* D: F3 r但你要千萬記得diode是不能單獨使用的,它的reverse breakdown 是非常差的!