verilog 浮點數運算疑問@@

呆頭鴨

mas大..但是如果轉成二補數42010000之後
: n' F/ t: H  L% n% J, F與41b20000 偏移值調整後42590000 做有效位數相加=425A0000 ←這樣吧@@?
- k5 x- Y  A7 ]( Q) q- J# K3 w並不等於C1200000 的說....

masonchung

42010000 (-32.25) 是IEEE754格式 也就是浮點數加法器的輸入A
41b20000 (22.25) 是IEEE754格式 也就是浮點數加法器的輸入B
這個浮點加法器內部輸入級 的功用就是偏移值調整後做有效位數相加

' ^' e6 Q! k. `& i) S# O2 J所以 浮點加法器內部 運算級
A=1101_1111.1100
B=0001_0110.0100
A+B=1111_0110.0000 = -(10)
, ?* z9 m# r; ^8 L
再透過浮點數加法器輸出級 轉換為IEEE754格式
輸出為C1200000

[ 本帖最後由 masonchung 於 2009-11-2 11:16 AM 編輯 ]

呆頭鴨

謝謝大大提點~又學到東西了...^^

另外想問做乘法運算
有效位數直接a*b跟  a+a 加b次  哪一種作法在硬體上速度較快呢?
( Y6 a4 C/ Z. z4 ], G( K除法也是如此嗎?

呆頭鴨

大大~另外請問使用quartus做波形模擬的時候,input有辦法設定輸入10進制浮點數嗎? EX: (22.25)
假如無法使用,這樣的話10進制的浮點數數值要如何輸入? 難道是輸入 A1= 22   A2=0.25  A1+A2=A  這樣訊號要怎麼分離@@~不知道大大有沒有聽的懂我的意思^^"

masonchung

input有辦法設定輸入10進制浮點數嗎?
/ N/ b8 j) c# L! M7 E9 G因為你的電路功能是浮點數ALU 輸入自然是IEEE-754格式
- \/ f! l% m9 X5 u  B" X+ I先自行換算22.25 成IEEE-754格式 41b20000 輸入
7 l1 F5 N. s  g! ^
: q7 c- I# u) v9 zquartus 用32bit 就可以輸入阿
- h, v8 e- Z# V
~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~
& G# @4 W& }( T5 E. f1 w0 f0 b如果規定要用10進制浮點數輸入
0 q% l1 A" X; [* W5 i/ D( H/ v/ O那你的輸入級就要多一個轉換電路
可把非IEEE 754格式的浮點數(Fixed Point)轉成IEEE 754格式(Float Point)

  f9 r( Q+ ^: m1 \5 P) f- z[ 本帖最後由 masonchung 於 2009-10-29 01:13 PM 編輯 ]

呆頭鴨

如果規定要用10進制浮點數輸入
, P, B: v( l5 `- o( C7 ?9 P那你的輸入級就要多一個轉換電路
可把非IEEE 754格式的浮點數(Fixed Point)轉成IEEE 754格式(Float Point)
3 b1 t& ]& Z* Z4 H3 ?0 D----------------------------------------
+ O9 f/ Q8 e9 v% F非IEEE 754格式的浮點數 輸入~ 是類似(22.25) => 10110.01 輸入至input ?
, v! t3 p" N) P; M, L# D& f那在quartus看到的input是不是變成1011001 ?
這樣的話我怎麼曉得我輸入訊號小數點位置在哪@@?(10.5)=>1010.1
0 S5 m: |% v2 K7 u還是說要給input的訊號,其訊號源必須要產生固定小數點N位的數值.
假如訊號源固定產生小數點3位的訊號~
22.25=> 10110.010   第3位補0
9 u& A- k# `7 b! K- f10.5  => 1010.100   後2位補0至第3位....是這樣嗎?  如果是這樣就可以在程式內部判斷[2:0]為小數[3:N]為整數.......不知道是不是這樣做?
- x8 H& N% L; U& r
-----------------------------------
input有辦法設定輸入10進制浮點數嗎?
quartus 用32bit 就可以輸入阿
這邊大大是說 我input寫成32bit就可以在模擬的時候使用類似22.25十進制的浮點數?

masonchung

小數點是人判定的,輸入不足位數要補0
硬體運算時對齊小數點即可

*******************************************************
) y* \6 Q2 b2 A; S1 ^41b20000 ==>32bit
這邊是說輸入已經是IEEE-754格式
*******************************************************
( ~& Y0 c! @4 z: J1 X8 ^) w如果輸入是10進位浮點數 輸入quartus 後 要換成sign bit + 32-bit fixed-point
22.25 = (10110.01) 二進位 = {sign-bit=0,0016.4000} 十六進位
, M1 Q9 d' l$ P( [$ O( y/ q/ A
5 M" u. t! h$ J$ A3 l用fixed-point to float-point 轉換電路
換算成IEEE-754浮點數格式
就可以給浮點數ALU 作運算
7 ?6 a8 k# c/ U, i$ D+ t
[ 本帖最後由 masonchung 於 2009-11-2 11:41 AM 編輯 ]

呆頭鴨

謝謝大大~我知道怎麼做了
4 |! y: n  s; H; x+ l' B! m
! l( N6 l: Y7 V4 x8 O另外請問,做浮點數除法運算時 做法為 指數相減 有效數相除
9 I, y' B3 T. S! d5 l& |) E但是為何A[22:0]跟B[22:0]的有效數相除時  C=A/B
% p9 i, M: X3 Y3 V4 n  v: U* Z如果A<B則無法運算
是除法運算需要用其他方式完成嗎?

masonchung

除法運算在FPGA 沒有DW IP
所以可用布斯Booth 或 SRT 的演算法來完成
0 L, S3 K% l# i7 H1 V. ~8 X* w
' m& T; D& }1 W5 y. u$ H[ 本帖最後由 masonchung 於 2009-11-4 10:27 AM 編輯 ]

呆頭鴨

大大~請問BOOTH做除法器.是只要把乘法的+ -規則相反變- +就可以了嗎@@"
如果我乘法要一次判斷比較多位元規則該怎麼定呢??~因為網上找到的大多都是用2BIT作判斷~

另外請問一下.SRT俗稱是^^?