layout N-well 超過解決方法?

davidwww123

請問各位大大有什麼方法解決這問題嗎?
或者有什麼建議~謝謝^^
  i( K2 X7 Y) z, q' h/ w2 P
加了N-Well就出現以下的錯....
( U5 S$ _* l) ?8 r2 B. C/ T6 S7 e感覺是畫太大...
" l; p5 }  d6 \4 _不知是否有別的方法解決??  除了重畫....
( W0 T) p, E: @$ p1 l& i; S& x& t5 z感恩~

DRC錯誤:
% D1 b8 W9 [5 M, q; D: @LATI.3A {@ N-well PICK-UP to PMOS max space < 20um
7 W. Y' ^5 W5 |* T8 O8 ^% ?9 L4 Q  PASD NOT NPKUP}

m851055

哪些是NMOS哪些是PMOS請說明.............

davidwww123

全部都是PMOS
6 S- W+ p& d9 m' Q! g! e全部都是PMOS
; v- ~% y$ j3 H, B全部都是PMOS

m851055

改用較上層的metal做跳線try it.................

motofatfat

這個問題是 body 離太遠  不是 NWELL 畫太大
, M6 a' W' R0 ?$ P- N" O應該是中間的MOS 離邊上的 BODY 超過 20 UM
看能不能在中間 跑線的下方加 N+ OD 當BODY
; @  N8 T0 Z) e' y, |9 b0 ]( i$ i由兩旁加 CONT 和 M1 中間沒有 也 還好
- x: h) s2 ^+ p+ |9 {/ `試試看ㄅ

小包

hi~他的意思是說你的pmos沒有達到latch up的rule，上面有說明你的pmos到bulk GR要小於20um，所以你每40um就要一個n+GR。

clarkhuang

原帖由 小包 於 2009-10-19 12:50 PM 發表
hi~他的意思是說你的pmos沒有達到latch up的rule，上面有說明你的pmos到bulk GR要小於20um，所以你每40um就要一個n+GR。

% N0 x, ~8 h$ l/ N4 q0 d
5 i( a) k; k+ N3 U! M! Y  k# a7 [
同意上面大大 說的喔

她的意思就是這樣  不過好像應該是每20um就要加一個  是40um嗎??   感謝

小包

因為他在report上寫pmos到nw pick up要20um，而不是pick up到pick up，所以以mos來說左右20um或是上下20um（其實只要一邊<20um就ok了，譬如說左邊19um就碰到GR），所以相加一共是40um，也就是說n+GR的OD到OD最大只能是40um，這樣包在裡面的mos到pick up的spacing一定會小於20um。就是一般所說的latch up rule。design rule上通常都會定義哦~
3 S3 M$ I% u1 K0 W
: @% b$ C- N% @) |6 w' f# f0 F* _[ 本帖最後由 小包 於 2009-10-19 11:27 PM 編輯 ]

davidwww123

原帖由 motofatfat 於 2009-10-19 10:01 AM 發表
這個問題是 body 離太遠  不是 NWELL 畫太大
應該是中間的MOS 離邊上的 BODY 超過 20 UM
. z3 M/ e9 B  L. I0 R/ k# ~看能不能在中間 跑線的下方加 N+ OD 當BODY
由兩旁加 CONT 和 M1 中間沒有 也 還好
試試看ㄅ

感謝~motofatfat前輩的方法!!
$ P! k2 `) _1 X9 \1 R' x% f# A讓我解決問題了! 謝謝

YuanII

感謝大大的告解!!
7 U7 C1 T5 h7 G! z5 D# h問題已解決~感恩