請問任意餘數產生器要如何設計 - [懸賞 RDB 10 元]

masonchung

Verilog " % "餘數運算 無法合成硬體
有人知道可合成的"任意餘數產生器"要如何設計嗎?
9 ~5 B' S, F3 B/ h6 H- H7 \. W亦即求 X % Y (Y的值不固定,X ,Y均假設小於128)
5 s" b, N$ N; A( ~/ v! [$ e
4 `! F" h0 m* o( j[ 本帖最後由 masonchung 於 2007-1-25 02:42 PM 編輯 ]

tommywgt

如題, 所以使用除法器就行了
在fpga的tool都有內建不用錢的lib
在dc下可以呼叫design well的除法器
想自己寫的話有二個方法你可以試試看 1)長除法 (就是國小敎的那個除法數學) 2) Radix-4除法器

以上的方法我都有試過, 你也可以試試看, 一定可行的, 試完要給RDB哦!

masonchung

恩,我可能沒說明清楚
重點是=> 除數(Y)是個不固定長度(每次計算要能調整bit數,可能因外來條件而變)
/ k- ]; B1 B) S! g- n這樣的(餘數產生器)除法器可以寫的出來嗎
: @9 k9 _" ~1 o) b
[ 本帖最後由 masonchung 於 2007-1-30 10:08 PM 編輯 ]

tommywgt

如題, 我可以再補充多一點:
自己寫的話我還是建議: 1)長除法 (就是國小敎的那個除法數學) 2) Radix-4除法器
1 H+ Y2 Z" Z1 U* V+ y4 n2 D
5 U2 n2 V" T# ~& I6 N$ i1 b& v/ `在synsizable的code不可能故意寫很大的code等著用, 所以呢, 我這先提出二個方案
1)
在verilog下有個東東叫'define
4 ?$ K7 Q7 O7 {9 G9 h在vhdl中有個東東叫constant的
透過宣告來知道word legth
一定可以的
: Y( ]) r3 r$ c' t9 Z
/ w5 v( o# A- |2)
在使用這個自己寫的lib時用generic (vhdl)或parameter (verilog)傳入長度, 在code裡就可以判斷了
0 r( `8 C( ~* y) y) i' U
5 b0 S' L5 v) i3 v) g6 R這時for跟while這些不常用的指令就很好用了, 而且一定可以合出真正的硬體的

masonchung

對了請問一下用for 迴圈去做
這樣如果除數(Y)有(7~1)個bit可變化
是不是會產生7個除法器 (7bits DIV,6bits DIV,...,2bits DIV,1 bit DIV)?
還是128個除法器?
有無更省gate count的做法呢?

tommywgt

在二進位的長除法其實只有比大小而已
. n$ p6 O6 @, Q, k. U4 ]用FOR去比的次數就是你的被除數BIT數(不是除數喔)而不是每一次都產生一個完整的除法器

" V& H1 f$ j- ]8 R" t. s長除法做出來後你可以試一下RADIX-4除法器, gate count比較小, 速度也比較快...

tommywgt

這個問題還是沒有解決嗎???

masonchung

謝謝 tommywgt 大
我想出長除法的code囉