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樓主 |
發表於 2007-10-27 03:19:11
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其實以新人來說
' ]7 c& @& \$ {5 L回答這類問題並不用太傷腦筋' g0 [: _! X5 [; I
主管是要看你了解這東西的程度$ w! s1 ^8 r: G
提供個答案供大家參考
, z) i, v0 a' F8 h' \$ ]; N$ KESD 是靜電放電沒錯
+ i% ^1 g2 O- E! K# l$ e% r; m不過可以提一下它有哪幾種發生的機制6 q- F+ K! `9 p) Y) r0 a
ESD 共有三種機制需要測試
, V" t$ b; O4 n; w2 l1 p分別為HBM(Human Body Mode)..MM(Machine Mode)...CDM(Charged Device Mode)4 G( B- W; I" Y+ g* C1 I1 x
預防對策則為...
! k, p6 x Z+ N% S5 e" @power & ground pin 使用 power clamping! i, e6 O0 A" j3 p
I/O pin 做 ESD protect device
8 M D& F7 ?. H: t% ]internorl circuit 有接到pad path 的mos....drain端做ESD rule放大
6 v0 Z& {' M; [4 K/ m$ H
$ f& R' e m" l) E1 cLatch-up 可以用簡單的話來解釋
7 I1 H9 ~5 ]7 k8 }* jpower & ground path 寄生BJT形成SCR電路3 t! U4 r7 S' I) n# Y! k
經由電源擾動....產生大電流的拴鎖現象
$ O1 a3 B! T0 [9 p" }造成pwer與ground的虛短路(可以畫一下寄生BJTs形成SCR的電路模型)1 W- g; Q% v5 M8 U, K$ C
ESD討論版有篇關於latch-up的文章
2 K0 ~! a( l1 d& k- s, ?- Y* {可以view一下剖面圖跟等效電路圖4 s5 R; g5 \7 ^& u, g3 G, f- Q9 q
由剖面圖跟等效電路圖就能推敲出 T, C! z! ~/ Z# G$ w
latch-up該怎預防0 ~( b$ O3 T& X) I6 \
1.盡可能補上well-contact以及subtract-contact8 k2 b$ G$ }6 {/ ]% Y
其用意是為了降低Rw跟Rs的阻抗.
5 }* W" N* L7 S3 ~. f2.靠近PAD區域的circuit,pmos與nmos之間的距離拉開% H) J) m+ {) c9 N8 D2 O
並且保持gurdring的完整.1 l" T; l0 P8 s- ]4 [
(p,nmos拉開由剖面圖可看出Q1base跟Q2 collector之間的阻抗會增加 )- v# ?. Z4 Q* Z' V2 ~, L
' P0 ^ N# E* S+ ?3 Y若有解釋錯誤或是哪不夠詳細的# @: K( {0 @ ^: V
歡迎大家一起討論 ^^" T6 S% @0 I5 m* F" K0 ]. _
& _$ S+ U. q0 n( [6 FPS: latch-up比較常發生在pad週遭....內部電路比較少發生
, q- Q: y+ F/ ?' `: h 個人是認為...ESD發生時也有可能引起latch-up
6 i0 _, s- [9 U 不知大夥的見解為何?! |
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