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原帖由 alai 於 2009-5-5 09:28 AM 發表 - g4 i; Q( }& @" r0 O+ Q; I/ H
畫在NWELL�面,就是你畫的下麵那個圖所示。。。。。。。。。。。。。。
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4 u, [$ f' @) I. ^) s4 Y1 e如果是劃在NWELL里面+ P |6 [0 P7 x
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哪我的看法是,雖然有隔離噪聲的因素在里面。但是更重要的因素,要去看FAB的layer generation file了,很多時候,由于不是所有的層次都是畫出來的,比如LDD是靠幾個drawing layer產生出來的。7 X4 A6 c' i9 \) E: `
所以畫在nwell里面的ppoly電阻和劃在襯底上面的pploy電阻的阻值很可能是不一樣的,這個和FAB有關,而這才有可能是制定這條規則,讓ppoly電阻一定要放在nwell里面的重要原因。
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至于噪聲,如果不是高頻的應用,由于ppoly電阻是放在STI上面的,哪么厚的氧化層,那么小的電容,所耦合上來的噪聲,我認為和電阻本身的噪聲相比,是微不足道的。 |
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