Verilog用for語法寫合成，不可行嗎?

walltsou

開發程式使用for語法寫出可合成單元，在主管知道後下令不准用。因為此事件我也離開此部門。我想知道的是for語法合成會有問題嗎?
+ h5 p2 F8 M" E+ k1 ^+ G9 X此事已經多年，我就純技術上想知道結果。

jinkun

以我的看法是可行的，但是for的使用會大量消耗你的FPGA硬體資源以及速度，所以不建議使用！

walltsou

我是認為合成的出來，只要驗證有穩就行了。無奈人事之間的問題並非技術可解，他要你走就是用這種理由，上層也信。後來我轉部門，還封殺我碰硬體。今年他終於離開公司，那個演算法公司仍無人解。我只是做個準備，問問有無問題吧了。

waynez

這是絕對可以的，synthesis只是把妳寫的for給展開來而已

masonchung

很多公司都有這種欺下瞞上的小主管阿

lkbinbin

for语句太占资源，假如你用for来循环100次，综合出来的结果就有100个相同的硬件 资源，我是这样理解的，请各位大大们指点迷津！！

addn

您好
' f, i/ m4 e8 t& U你的設計,本來不就是會有100個相同的硬件嗎
- U5 s) `  U: S那麼用for可以簡化描述,用for 寫出的源碼可以比較簡潔
  [6 C2 B5 Q& z
% V$ U4 p3 ^0 @3 h3 f假設你的設計會佔50% 的資源
那麼用for的寫法,要100行的源碼
1 M" Y- j; m9 m$ u2 X, d& j2 _不用for可能要1000行
, b4 @- \5 @2 L9 t  h1 _9 n
一樣的功能,佔相同的資源

walltsou

認同。
# x5 Y3 v/ D' @6 F6 U& E. O) |+ q8 a, o之前那件事，主管確實就是我要用if寫。
可是我是覺得那是無重覆使用的程式碼。可以改為具有規則性的for描述。
; E8 w3 G+ V; m4 V+ a4 N* G不過，個人認知是：
每天都在用Compiler，不管是C/C++或是Verilog/VHDL，都只是在用Compiler。
3 j: Y- e0 ?5 W, K7 U' H( ?Compiler不好，不能限定人的思考。被語法限定了，那就被束縛了。
7 Q9 ], S0 o8 \# F, L, ]5 R只要一天用電腦，就不可能不用電腦語言。要善用電腦，就要了解Compiler原理。
1 f5 d5 ^( n# |1 S: F這是我做電子時的認知，只是當時不被認同。

michael6172

但是Verilog屬硬體描述語言,所以要以硬體的想法去寫,若把Verilog當成程式語言來寫,只會多出一堆不必要的邏輯,因此才發展出DSP for VLSI 阿....,所以禁用for,改以DSP來設計for的硬體

/ j6 q2 M! z& n& W" V  T3 V# op.s. 此DSP 為 Digital signal processing

walltsou

Compiler只是把程式轉成可以執行的機器碼。轉成電晶體結構檔，也是一種機器碼。只是電晶體結構檔無法像電腦程式一樣載入執行，要經由電子程序實現。
9 ^$ G# L' K3 {. J6 p( q$ o. E! u只是HDL主要是描述平行處理結構的語言，而Verilog僅採用C的語法表示。確實很多生手以為是電腦C語言。
以電腦一次執行一個指令的方法來寫HDL，一定是寫不好。
for對我來說，只是一個具索引描述。又不會一行行執行，本就是處理平行結構的事。
如果對for有意見，請提出會出問題的地方，像是容易誤用等等的例子。
/ j- v+ H9 S9 Q- W: a( C" \不然只是一再重覆"工具限定人之思考"的框框中。