請教前輩們有關 Pipeline ADC 的問題

naliga

想要請教前輩們有關 Pipeline ADC 的問題
" v9 k- L/ p; _% S6 r  p, IADC  每一級為 1.5 bit 的架構做 calibration
晶片下線回來量測，就結果來看
在某些特定的 stage 會有很大的 offset
! n$ P8 E- C1 @! H6 h造成嚴重的 missing code
有的 chip 發生在第一級 有的 chip 發生在第三級
想不透的是，因為有 1.5 bit 的補償
理論上應該可以抵抗約 +/- 150 mv 的 offset
一直找不到可能掛掉的地方
' K" z( Y/ t  }2 T想請前輩們給一些方向及意見，感謝

lchuang

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) ?4 \7 y0 q$ ?6 d/ m: {有的 chip 發生在第一級 有的 chip 發生在第三級

* D9 d1 G$ M2 Y8 S8 x" |. U6 y! I想不透的是，因為有 1.5 bit 的補償

- f& o, Q  [. q9 R理論上應該可以抵抗約 +/- 150 mv 的 offset

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2 L; }/ A( \1 ?8 _
; N/ i8 G9 A" G* O# L- G$ F以上部份原文我個人認為作者你可能搞錯了1.5 bit的offset抵消的觀念了，

所謂的+/- 150mV指的是比較器的offset.....並不是你所謂的OP offset唷~~~~

' T4 m5 ?; m( t# l1 E( B7 J5 p+ a另外就是一般做Pipeline ADC都會著重在前四級(以12bit、+/-1V輸入電壓)，

那麼第一級的OP所產生的error就需要壓在"0.25mV"以下才能達到................

! l5 N9 B+ z3 u7 ]/ J' N所以你可以先提供一下你的ADC規格，大致才會知道這個ADC的關鍵在哪........

1 ^; c  o8 g  ^4 O至於你所謂的miss code會發生在第幾級......其實以pipeline來說，只要第一級毀掉....
* k- {  ]9 i; I; w2 x
# j" @, w- m; R' ?3 ?) T9 w後面的幾級我想都不會好到哪裡去........

所以pipeline的第一級OP是最重要的，你可以去檢查一下第一級的error(Pre-sim and Po-sim)~~~

Good luck

naliga

Dear Ichuang 大大
& n3 M6 N' c. F' }, E7 }不好意思，請問您指的 OP 是指 Reside 上的 OP 嗎？
/ S! K4 d( S3 Z+ F# B5 ^積分器的 OP 我有 check 過 error 穩定時的 error 有小於 1/2 lsb
7 N' ~7 {2 t8 G3 c' W所以我才會傾向懷疑是 comparator 的問題
9 @4 J% \6 H0 ~
7 J( L  W' A8 o2 j( E9 V/ s當然，若第一級輸入的訊號有問題，後面的數值都沒有參考意義
因為不會貼圖，我用文字說明一下我目前的量測結果
* B. B2 u! N2 ]# i, Z' e- @ADC 為 10BIT Swing 為 1v Common Voltage = 1.4v
我輸入一個 ramp 得到的結果為
6 I) A( |: b5 n$ \' PIdeal Code : 1,2,3,4,5.......126,127,128,129......158,159,160.......255,256,257....286,287..
實際輸出       ： 1,2,3,4,5.......126,127,127,127......127,159,160.......255,255,255....255,287..
此現象會重覆出現在 127, 255, 383,511,639,767,895 等 level
因此懷疑是第三級的比較器出問題
/ }' W( c! x5 I- p5 ^  u: x不過每一級的比較器電路和 layout 都相同
% N" f* o) J0 J) }" ^' Q  |若單單發生在某一級又很令我困惑
所以想請求大大們給予一些方向找答案，謝謝

lchuang

你的Calibration有沒有bypass功能阿???看起來你的ADC是沒問題的~~~~

9 K- L0 N: W0 k6 L1 D* a& s( |建議你先關掉Calibration功能，再看看有沒有missing code~~~
* Q# y- [% A1 ~& l! P
你也可以用Digital code反推一下你的輸入電壓，

可以先算出輸入電壓是多少會發生，在我的想法我會想到
: b, k9 ^; ?. r! P- [# e' W3 m- J5 M
; Q7 C* Z" G2 w127===>0001111111

255===>0011111111

383===>0101111111
9 w7 c, R  N: l9 H$ j+ e4 c' ^
* z  o7 Q+ X3 j4 `/ f* M7 Q......etc

- D6 _; u3 ^& R% {) r$ x( O6 ]你是前四bit做Calibration嗎????建議你去看一下Calibration.....

' i! _' v* B! ?2 a' W0 P另外你的pre-sim跟post-sim都有含Calibration去模擬嗎????
2 S6 h  T% Q; o* B; U7 i
. K; K4 Y( [' V5 |$ {; v因為Calibration是屬於數位電路部份，
1 [' `1 n# f5 Q0 n! M
所以你可以透過verilog sim來驗證一下你的數位部份，
0 ~, ]0 {5 K8 d5 k
但是你要針對ADC部份寫behavior model來驗證會比較快~~~~

7 S" }& G4 [0 H% m9 mGood luck

lchuang

剛剛手算一下，missing code會發生在輸入電壓為：
0 j- n- F7 ~0 U5 [7 D; h% K( |& S
0.125~0.155
1 S7 J( H( a0 x9 ~8 A5 ~/ i+ R8 ?
" T/ X7 |& b7 U- @0.25~0.28

0.375~0.405
+ P& e3 S) n3 F$ l' h
( Q/ b; L9 T) B5 J0.5~0.53

" i- r8 \$ N2 z9 y5 z8 |0.625~0.655
  c( Y  c0 u# _% h) _
0.75~0.78
7 w$ w& D, h! W3 h% f8 i, J6 Y
0.875~0.905

你先往這方面去跑一下模擬~~~~
! G1 _% E5 B" V/ i
5 w& h9 a8 @* d3 _' |應該可以還原一些~~~~

billtc1234

似乎是OP 提早飽和掉了,可能是比較器offset太大或residue gain >2 造成.
7 U/ n! h, C" i5 \: T! \比較器的offset 是隨機的(random distribution) ,即使layout相同,但offset 不可能相同.
3 V+ D9 _- `) Z3 x可以試著加入Voltage source 進入 ADC 的比較器input 端當offset 模擬看看.