DRC所出現的問題？

shihchia

1、ｐ0.R.1 (@Min poly area coverage <14%
DENSITY POLYI INSIDE OF EXTENT < 0.14
poly_DENSITY.log: 0.6 6.3 65.35 28.1  0.0940808

! `6 y4 K% e# T2、M1.R.1 {@ Min M1 area coverage <30%
0 J# K4 v* G0 Z% o* X  W& D$ {DENSITY M1I INSIDE OF EXTENT < 0.3
( s9 x7 F# s5 s( N4 _  [M1_DENSITY.log: 2.95 4.75 67.15 30.25  0.250681
( X+ q+ U+ K! V
3、M２.R.1 {@ Min M1 area coverage <30%
DENSITY M２I INSIDE OF EXTENT < 0.3
) h# h: q: X2 jM2_DENSITY.log: 3.7 7.2 68.4 26.3  0.0331737
7 ^( s- X$ E/ P2 c( }; H- b
- q* r- T' \: t1 x
- V; Z/ E4 a' a! c6 |8 G0 t! [/ v最近在layout全加器，在DRC時，遇到的這三個錯誤訊息
  t  q; \' c) U* w6 `8 r' n大家幫幫忙，一起替我解決一下唄
* s. `. C) _& v謝謝啦！！！

u9513349

area coverage <14%
3 m: n+ b5 [$ x3 h( G. G, V5 i* y8 n
area coverage <30%

在drc來講是正常的(那是當作業,非下線)
9 V- u% T1 Q8 [7 n
如果要下線的話,就要補滿ｍｅｔａｌ　和　ｃｏｎｔａｃｔ

motofatfat

通常在小block時,這個問題會忽略,
/ ?1 }5 f8 i1 j  r7 r, s等到最上層整合時,再一次補齊
或是框出不補ㄉ地方後,通常是類比或重要ㄉ地方
讓光罩公司去補

cjchao

非 chip-level 時，可視這個問題為"假錯"，不需解。

sw5722

像我們通常在小block時,這個問題會視為"假錯",
等到上層整合時,再一次補齊.
( \" R3 E: M) q! O2 b/ W8 L高密度是可以增加良率的.

小朱仔

這三個錯誤只要多補 poly metal1 metal2 dummy就可以解決了
像ploy gate要14% 但你只有9% 所以還要在努力加很多dummy poly這樣就可以過了
其餘依此類推,製程廠會要求density要夠是因為怕密度不足會造成Top Layer過重壓誇下層所以建議還是補滿