詢問Calibre的LVS如何判斷layout中MOS的D和S呢?

icekao

最近在跑layout的LVS時
軟體總是會將我的MOS的D和S判斷相反所以netlist接腳都會發生錯誤
( M4 n$ {' K' z' n( b3 W不知道他的判斷依據是什麼呢?
" o- _5 X+ o! j/ n7 s4 t. B試看高低電位呢?或者其他
另外...LVS自己抓到的MOS接腳明顯和我畫的layout接腳不一致應該要如何解決呢?
LVS除錯真的是門高深的學問呀
請各位大大幫忙解惑了
% A( P; ?# g0 m9 O! h感激不盡呀....

lyj65102897

我觉得Calibre是不会判断错误你的D和S的，因为MOS管的D和S可以互换吧
肯定是layout的线接错了
9 ^2 R5 f2 G) u$ G: L  A. L( [8 w( D我以前也经常以为是Calibre认错了
结果都是我的线连错了
0 Z& ]' W4 m6 H我觉得Calibre认定D和S是从layout的连接上来判断的

henk_zxd

樓上說的是對的，Calibre是根據layout的連綫來判斷D和S的。
8 B. o( V% h7 J應該仔細檢查一下自己的連綫是不是有問題。

icekao

layout中是否有哪些技巧可以避免LVS抓錯接點呀
% A7 N4 j' {) W2 S  T, ?像我layout中明明已經接到VSS去了但是LVS又抓到接點為VSS2去了

12345

可以,像非對稱MOS(12V以上會有),S和D是長不一樣,那只是看LVS COMMAND FILE怎寫,蓋個DUMMY層,還是可認出,有的RF的MOS在PDK有的有蓋dummy來區分,S和D

arthur03226

原帖由 icekao 於 2008-7-14 02:47 PM 發表
+ L( u! n  Z' Z6 N) t' Flayout中是否有哪些技巧可以避免LVS抓錯接點呀
像我layout中明明已經接到VSS去了但是LVS又抓到接點為VSS2去了

+ p! |6 k! \/ h# V1 q2 I0 g
1 T0 B- u, y% k
) {. K% M- |+ H* M  ]套一句以前老前輩所說的一句名言，電腦是不會出錯的，有錯一定是你錯。
# e/ k4 `( \' o; {你先檢查你VSS是不是跟VSS2 short了，比較實際。
psub layer蓋了沒?

sergio

  
! u' Z+ F9 u" D* ]% F8 q! T( V" l' L
我個人也是認為 D S 的分別是由 CONTECT 去區分
" K& e' i$ M0 m4 G# l你在去CHECK 你的CONTEC 囉
LVS REPORT CHECK 順序 :
8 M8 d3 Z7 M0 U# G, x0 g1 SFOTCKECK
/ U* `! s6 w! [2. short Report
3.LVS Report
& c7 t' W- s$ Z' E& Y; C這樣順序解完.....我想你的LVS笑臉就會浮現ㄌ...ㄏㄏ

dickafaf

我也認為是你的接線錯誤...
8 L% a2 X. c! q讓LVS認諎了....

' q' w5 m! l! @所以你要查一下電路...

icekao

小弟經過各位的建議..
逐一修正後..
" r' B+ @( R4 S終於跑出那可愛燦爛的笑臉了...
非常感謝大家