類比佈局、body端、匹配的一些問題，請幫幫我~

bairshinyuan

最近遇到一些疑惑，希望會的人可以幫我解答一下~~
- [$ o  |3 w: u6 C0 o$ g- S3 ]7 q1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??
$ _, v0 |2 b, ^3 _0 k  G2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
3. MOS中的body端，不接電源或地時，會有什麼問題產生阿?? 是為了消除雜訊&防止latch up才接電源&地嗎??
/ S$ b9 ?9 b  u4 Q8 h! h; w4. 到底為啥要做匹配的動作呢??
5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??
. j" p' n. L- U0 b" \" k
1 X+ |+ p1 S3 f  G% _不論回答與否，在此先謝謝大家囉~~

bairshinyuan

補充：
2 V/ D5 K# \  W$ A8 D* ~, m6. 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??

motofatfat

1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??
5 n8 g5 w; `' a2 {1 O. t+ A- [3 _0 J會動只是基本ㄉ,特性和達到規格ㄉ要求
; D8 q, E* P) P) e2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
可以阿 只要封裝能配合 放哪都行
3. MOS中的body端，不接電源或地時，會有什麼問題產生阿??
6 G6 `' @: @% h' g; a0 |4 A看設計 通常只會 latch up 或是不動作 要看元件鄧作原理
) H# y( j: j( g+ C還有  你把MOS 當瞎密用
3 l) ^% c5 f2 t5 V/ R0 o1 Y- v 是為了消除雜訊&防止latch up才接電源&地嗎??
不一定
  q  \" C3 y4 \# B4. 到底為啥要做匹配的動作呢??
未了使匹配ㄉ元件在製程上做出來愈相同
電流鏡而言 兩邊愈相同出來ㄉ結果 愈符合預期
8 J" f; A( R. d2 q- h- U5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??
這邊多爬爬文ㄅ
6. 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??
有阿 直接放在電路上
通常不會這樣做
8 Z( w( e8 v! R) b! S所以有PAD limit or Core limit ㄉ說法
即因PAD 決定面積或因Core 決定面積
/ y( n* G' @& j6 l$ H: m  T這些答案希望對你有幫助

kanoson

3. body effect
# s# x9 [% ^6 m/ i/ m0 F* C6. link finite pads

bairshinyuan

那請問一下PAD limit < Core limit 會怎樣??
) m6 m" a( ?4 _/ ]& L# f7 dPAD limit > Core limit 又怎樣??
5 a; e( n/ I9 J2 E優缺點分別是瞎咪阿??

motofatfat

那請問一下PAD limit < Core limit 會怎樣??
& C1 o% z3 s% ]( e: y8 G* JPAD limit > Core limit 又怎樣??
優缺點分別是瞎咪阿??

不會怎樣
編個名詞來溝通而已
PAD limit 是指因PAD 決定總面積
面積利用率較低
! z5 k+ J0 v" n2 i" u; e. r& j2 t# FCore limit  是指因core 決定總面積
面積利用率較高
* G" O" D1 D/ a) e 一分面積  一分錢
能做成 Core limit 最好

anita66

Hi,
" T+ Z+ h% v) ]2 Y3 z5 D. z/ d' W6 U應該還是取決於I/O個數來看,例如,pad個數圍起來後,裡面的面積小於core的面積,那就只好採取core limit的方式,至於,pad與pad之間的空間,通常是塞filler,反之,則沒有filler的問題.
希望能有所幫助,3Q~

小緯仔

那如果是N-well製程

NMOS的Source&Body接在一起時

而Source又不是在最負端，那該怎麼辦？

motofatfat

那如果是N-well製程

$ R; U  {2 y( S: tNMOS的Source&Body接在一起時
8 K# x" O; R8 [8 \$ G  K+ O3 m
而Source又不是在最負端，那該怎麼辦？
1 }' ^# `" Q' D* L3 F) F% B
( q  z1 m' G$ b& S' q瞎密怎麼辦
. x1 s9 {9 Q* I0 y看不懂問題
% ~* S. H* f6 A6 MNMOS ㄉ body 是 psub
現在ㄉ做法都是 加 psub2 (t廠)  或 spegnd (u廠) 來區別 個ㄍNMOS ㄉbody
like pmos ㄉ body nwell 愛接哪裡 就接哪裡

skeepy

原帖由 小緯仔 於 2008-9-19 02:14 PM 發表
! ?7 |& d* ^8 I# K& B8 G那如果是N-well製程
6 \7 k, L3 ?. N
+ X" b  A1 S$ ~- N$ hNMOS的Source&Body接在一起時

$ [0 F3 }/ |' d5 d* P而Source又不是在最負端，那該怎麼辦？

. M6 [: M4 d7 H. d
加道NBL將那顆DEVICE隔起來。

yingzi07482

layout对工艺上的要求很高，很多要处理的思想都是因为工艺制程上存在误差

小包

以我layout analog layout 2年的經驗~~~
2 \; v: x# d! a4 W/ d1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??
ANS:我想最主要差別在於mos方向要一致，且較注重mos matching，cell matching

2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
ANS:一般要看你的包裝吧，pad通通放在同一邊也可以啦，如果你的包裝的leads都在同一邊的話。
0 t' _: u/ G! y3 S& P    通常會散佈在chip的4個邊邊主要是因為這樣bonding的線可以直接的bond出去，如果pad擺在chip中間的話，被bond線跨過的core很有可能會被影響，所以一般pad儘量擺最外圍。假設你通通放在左邊，但其中有一些pad要bond到右邊，這樣bond線要拉很長，對於被跨過的core也不好。
$ M6 H% x4 E/ |$ U8 `4 @
3. MOS中的body端，不接電源或地時，會有什麼問題產生阿?? 是為了消除雜訊&防止latch up才接電源&地嗎??
% A8 J  o. h. K% U# c! cAMS:body要接電位主要是為了和source/drain產生逆偏，使mos能夠work，若body不接電位的話可能會產生漏電而影響mos的performance。
0 i; j# @+ J6 g, z& j  z  A- u; u$ ~
2 v: Q8 k* S2 e5 \# l& D  k9 G4. 到底為啥要做匹配的動作呢??
! V. {- S- n  r, \2 l. c/ N5 {) TANS:mos愈matching，訊號的offset就愈小，會更接近simmulation的結果。

) I4 ?# Q7 V$ n5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??
ANS: "The Art of Analog Layout" →我覺得這是layout和designer都應該看的一本書。
% b. v; p9 k! _3 w; f& T9 E
以上是我在這兩年內所學到的東西，僅供參考。
希望以上回答能夠幫助到你。

astrosummer

虽然答案基本都知道,但是看了各位的回复,还是有很多收获的,
想再说一下6, 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??
不太理解,电路面积大于pad面积没有关系啊, 为什么还要扩充pad呢, 那岂不是要增加die的面积,增加成本了吗?

ecalfs

core limit 不需受限原有框架
2 W; _! p; l% F! U6 \: s
6 v- h( }  ]) Z2 Q# V* c4 ~$ |6 ^1. Floor plane需規劃好(有彈性變更的可能性),以省面積
2. Pad 可放中間, 一測, 兩測, L, ㄇ字 配合 IO 需要來達成
, j9 \, ]3 u& L& G9 V3 s" y7 r3. 最後確認Bonding diagram

ecalfs

補充:

需注意ESD solution, power cut....