如何做一個除9的電路

chppy

各位好

小弟打算做一個除9的電路..擁有12BIT的被除數
並且要拿來做合成
RTL是用Verilog語法，請問大概要怎樣寫呢?

thjan65

回復 3# eecc
9 D" i  T( F/ W- X& z+ o& \
1 m8 e' f& t" K# d# I$ r/ C7 k4 I
    有一點不明白.樓主的問題是求做 除法器 還是 除頻器? 二樓的好像答錯啦.

eecc

感謝大大分享  剛好想對Verilgo做點研究

m851055

module divider9_v1 (CLKI,CLKO);
input CLKI;
output CLKO;
reg[3:0] Q;
/ ^8 G/ P' J  [2 o3 yalways @(poseedge CLKI)
begin
if(Q==8)
% \3 k( U; u% dQ=0;
else
  b7 q8 B& Q! ~' }8 v& E- rQ=Q+1;
end
) p* P- f" A8 S8 l% Wassign CLKO=Q[3];
endmodule