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本帖最後由 atitizz 於 2011-5-24 02:53 PM 編輯 7 e, k# L2 g1 n
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記憶體如何驗證# P+ l9 x, |+ g' \
關於FPGA版驗證問題
5 y- h% w6 A! C) k請問如何驗證電路?
* _- R' v/ Y% |* D- Q5 X如何提升驗證速度+ k. \2 R; t+ E t, }
關于FPGA驗證,徬真的問題...' ~* s1 G% @+ ]. W0 Z, ?1 X4 g
* Y0 ?% c6 s1 K& m1 V, [7 w思源科技推出 新產品PROTOLINK PROBE VISUALIZER 加速 FPGA 原型板的驗證作業
0 m0 d5 @8 i! N/ \) T8 D4 K4 W偵錯技術領導廠商針對現有及客製化機板,提供即時的設計能見度與 RTL 偵錯功能,實現迅速的原型驗證與早期 SoC 系統檢驗作業
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9 P$ t2 H( b) D, G. S2011 年 5 月 23 日台灣新竹訊 —思源科技 今天發表ProtoLink™ Probe Visualizer,這款產品能夠大幅提升設計能見度,同時簡化 FPGA 原型板的偵錯作業。新推出的 Probe Visualizer 採用創新的專利互連技術與軟體自動增強功能,搭配領先業界的 Verdi™ HDL 偵錯平台,不僅能夠縮短現有或客製化設計原型板的驗證時程,還能夠提高FPGA 原型板的投資報酬率而將其運用在系統晶片 (SoC) 設計的早期檢驗階段。2 T6 A- j6 F2 w
8 k0 r# ^! e, N* [' y3 ^, k/ U由於原型板的速度快與成本低廉,已被廣泛運用來驗證關鍵設計模組或整套系統是否正確運作。然而,原型板向來設置不易,且缺乏訊號能見度,因此在研發過程中,機板配置作業經常延誤,或侷限於使用在開發階段的後段。思源科技的 Probe Visualizer 能夠探測眾多訊號並儲存大量時脈週期 (cycles) ,且能透過迅速的探測ECO (probe ECO) 流程,輕鬆地新增/改變訊號,同時運用思源科技的 Verdi™ 自動化偵錯系統,加速暫存器轉換階層 (RTL) 的設計偵錯作業,解決了上述窘境。 |
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