三階DT sigma-delta積分器輸出波形飽和的原因?

wlyi0928

各位先進大家午安:

目前小的正在做一個三階Switched-Capacitor Single-Bit Sigma-Delta Modulator.
+ X" e7 I$ N  Y2 k, D1 ?. h  q應用於音頻, 輸入訊號頻寬=20 kHz, 用的是CIFB架構.
很不幸的, 其中第二階及第三階輸出波形皆已經飽和, 量化器輸出的數位值當然不對.
能否請各位先進指點任何有可能發生問題的地方呢...任何地方都好...拜託拜託...
3 g& [. E, m" t. T& I4 u$ R; p* x
% y/ G, _: C1 V感激不盡!!

baoer

我之前也問過中正大學的李順裕老師，老師說，
你可能一開始模擬沒overdrive voltage考慮進去，
那你可以試著去調小積分器前面的系數，但提是
改變系數要依舊符合你的要求！

chip123

還有沒有更好的答案？看來可能是重賞金額還不夠?! 所以，雖然有這麼多人看過...

% ]) n  L# \2 _6 f4 X因此，特別加碼10元RDB！懸賞者 加10元RDB 以資鼓勵：讓好問題得到好答案！:o

chungming

系統方面要注意是否穩定，有用MATLAB先跑過穩定度嗎?
' G/ ?$ j. a; H8 r6 u) V積分器的參數是不是太大，這和樓上的大大說的是同樣意思。
7 _, w1 u) n& ^# I1 `電路方面有可能是積分器的commom mode input不夠寬也會造成。
* V/ t# R- a$ x7 j, L, x# L/ Z
8 i# D7 o" s" Z7 C" a, c5 ]7 r參考這篇paper:
8 P/ G' ~: e3 k2 s7 r# s' ^A 1-V 140uW 88-dB Audio Sigma-Delta Modulator in 90-nm CMOS

4 {9 [3 r& \# @8 {. f# z0 t' sLibin Yao; Steyaert, M.S.J.; Sansen, W.;
3 c" R+ V% a  o4 @Solid-State Circuits, IEEE Journal of
* U7 f6 U& i: E  }) L+ {0 r6 P, mVolume 39,  Issue 11,  Nov. 2004 Page(s):1809 - 1818

liangshangquan

可以先嘗試用較小的輸入來仿真看是否是積分器超過了op輸出擺幅的原因
也可以在matlab�來模擬各級輸出範圍的大小
  k- \4 s% c- ^# O; r& e如果過大超出了op設計的極限 需要考慮增加增益衰減因子修改係數
2 x; ^7 W+ S- a) T% P6 Q/ x或者在電路中修改結構和bias來調整輸出擺幅

kuohsi

1. 係數不對，要用MATLAB跑出係數
) ?% k) l0 y) t2. 輸入信號Vin > 參考電壓Vref
3. 積分器極性接反

glavine

係數可能出問題吧∼∼∼
AHDL先跑看看阿  用理想的比較器 op dac先跑出來
6 i1 R0 e6 W# }& V) h2 P; |在一個一個換成真實的比較好找bug吧
5 }6 h& F2 m+ y* o
也有可能是接成正迴授＝ ＝
這常常遇到
CIFB的dac也要注意極性 也不能接成正迴授

qw101

請問ㄧ下，輸入信號Vin(p-p)跟參考電壓(Vref+-Vref-)的關係為何(有倍數關係嗎)，還有如何判斷極性正確，亦即輸入接到積分器，積分器接到比較器，比較器準位再回到積分器(簡單結構，複雜的結構也可以討論)，and如何在時域就大概可以判斷數值是ok的，然後再去做FFT。

小緯仔

你可能要先用matlab去做系統上的模擬
看看是否穩定，係數我覺得是造成你飽和的原因

bigben

调制器的系数的问题吧？
! P0 o# m' ]6 M) R+ ?8 W: L+ @/ F各级采样电容可以降低看看！！！！！！！！！！