關於Design Vision的問題

小人發

用工作站跑verilog的時候
1 f0 ]0 [5 ~  Y& Q在DV的階段  出現了一個警告
8 s$ {' v4 g" ?0 z1 ]
6 g" s5 p$ b. A4 O9 l1 T  s- nWarning: Verilog writer has added 1 nets to module mem_ext using SYNOPSYS_UNCONNECTED_ as prefix.  Please use the change_names command to make the correct changes before invoking the verilog writer.  (VO-11)
/ x* c0 Q  a; H  K: K0 B  b
0 a7 z7 F+ F1 E9 q# p- o- }這是代表我的code哪裡有問題呢

cmyang

看起來mem_ext這module是已被synthesis後的verilog netlist, 會顯示Unconnect可能有input or output floating,
若是input floating要查看是否有斷線或是沒設定initial value, output floating就沒關係

小人發

原來是floating的問題
了解了
/ Y* O7 C: z) P感謝你的解答
4 N0 j5 Y) V8 n% `* v-----------------------------------------------------
另外還有一個問題   也是在DV階段跑出來的warning 如下:

design_vision-xg-t> write_sdf -version 1.0 dpwm2.sdf
Information: Annotated 'cell' delays are assumed to include load delay. (UID-282)
1 f4 b9 m6 B5 ~* g% a) G$ SInformation: Writing timing information to file '/export/home/stevetu/batman/dpwm2/dpwm2.sdf'. (WT-3)
" d8 U/ @; C& j7 l9 r* r8 EWarning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[102]'
) N: A" u7 {, G' Y1 l         to break a timing loop. (OPT-314)
Warning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[10]'
         to break a timing loop. (OPT-314)

' m( j; O$ r) T: s1 ^3 O要怎麼判斷這些warning是必須要解決的
因為我還可以把波型合成出來
可是我怕最後layout部份會有問題
% ^  p" g' g8 [# ~7 x
[ 本帖最後由 小人發 於 2008-4-9 08:32 PM 編輯 ]

bbcall

看合成後的 netlist 是否產生 combinational loop 吧!
如果確定合成沒錯, 即可忽略此訊息~

小人發

要怎麼看阿 ~~
8 N9 D5 w, a7 R; ~怎麼確定合成沒錯
$ a' M6 N4 ^2 M' x6 E8 l還有combinational loop 這是要確定什麼

小人發

各位大大   可以幫我看一下這行verilog的問題出在哪嗎
我應該要怎麼修改才好
& b% s* o  q# Q5 ?+ t5 }
# x  _% t' e2 @4 {& f& oassign       sum_8b[7:0] = {{mem[19:12]} + {A[8:0] + B[8:0] + C[8:0]}/2};
) h: q7 `- w% O: l2 `
因為是用工作站轉出netlist 然後再合成波形
' H1 j) |6 a& c1 z0 f8 c6 G4 t; y7 p會出現幾個warning

kevin

我覺得把memory o/p 先register起來,並把(A+B+C)/2 o/p 也register起來,然後再去把兩者相加後再 register一級會對Timing比較好.