那位大大會控制memory使用verilog

小昌昌同學

大家好：
' z& K+ I" I% E" y9 _      我的code裡面有memory那麼我如何控制他呢？
誰可以大概寫給我之類的。D(DATA ), Q (output), WEN, OEN, CEN,這是腳位，這個是要寫在code ，
4 T7 z# {) e; H. J. Y7 Z那麼test code是要一直送data的。

tommywgt

這個看起來並不是寫code的問題
前題是你要先看的懂RAM 的timming chart, 寫code只是一個實踐的動作, 而且你的問題並不清楚, 無法直接回答你, 不過你也可以上網去找一下別人寫好的coe看合不合你用

Cappuccino

從Synplify Pro reference manual節錄一些single-port RAM的verilog code，你可以參考看看
雖然不是控制memory，但瞭解memory行為有助於你控制memory
8 j  R, }, J5 S+ P* [% b
The following segment of Verilog code defines the behavior of a Xilinx
single-port block RAM.

8 a+ e! d7 b1 A5 D+ q) C5 y& B  X8 ?module RAMB4_S4 (data_out, ADDR, data_in, EN, CLK, WE, RST);
output[3:0] data_out;
input [7:0] ADDR;
9 Z. ^, b  ~' W1 v6 w1 M8 L9 Ninput [3:0] data_in;
input EN, CLK, WE, RST;
# {+ ~3 e2 l+ q" R# f' s" U- lreg [3:0] mem [255:0] /*synthesis syn_ramstyle="block_ram"*/;
3 ]  a9 n* {( S/ S2 q, m1 C/ preg [3:0] data_out;
always@(posedge CLK)
' g& K4 e4 M/ ^: ]6 oif(EN)
: O% A" q2 \4 _) e: r9 rif(RST == 1)
data_out <= 0;
2 I. A5 k# H: O8 G/ Q  Uelse
begin
1 Y6 \' m4 d- I; zif(WE == 1)
data_out <= data_in;
else
data_out <= mem[ADDR];
- K* x1 H% Z/ |* x4 z4 ?end
5 W4 ]) c- s0 U- A1 Oalways @(posedge CLK)
if (EN && WE) mem[ADDR] = data_in;
endmodule

norm

你要做的Memory是SDR SDRAM or DDR??

. ?7 C# H  H6 S依照SDRAM來看的話..你應該要先做FSM..
0 {" l  z8 j( A' \/ B
6 R  |8 n$ p. T# a8 Y! `再依照FSM的狀態去寫Verilog..