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我回答一下有關於LVS check: F, J/ C( {* |: t
LVS check是檢查電路與layout兩者的差異
7 J. N9 b% q0 i+ G- K' I" ]- }4 ?如一: 電路中有一NMOS,W=5.05um,L=0.88um,而你在layout上故意畫個畫了一個NMOS,W=5.04um,L=0.88um,讓W少了0.01um,所以你在作LVS check時,就會出現電路和layout的size不符的錯誤訊息, |# } t; L& h' E. \3 X
如二:原本電路上有一條線是要接到vdd,但你在layout上卻把它接到gnd,故而在作LVS check時也會出現電路和layout不符的錯誤訊息
E; F$ m% c1 M( @0 v/ y因為layout是要畫出電路上的元件與各個接點接法,一旦layout並沒有完全畫出電路該有的接法與元件大小,那在作LVS check時就會出現錯誤訊息& o, t. S$ F# L; d! ~9 C3 R1 h0 H
/ c( U, Q. g$ e所以,在畫layout時,一般的作法都是先畫一個小電路,然後作LVS check,確保小電路的LVS沒問題,然後再繼續畫其他的小電路5 a1 {7 m+ u @
如此一來,在作整個大電路的LVS check時,比較不會出現找不到LVS錯誤的地方在那- K4 F8 q, O9 v7 J9 J- `
當然.這是經驗談
" M+ v, O1 u- X/ N& A" l+ Z, [試想一下,你要在50個元件的layout中找出一個LVS error,和如果你要在100個元件中的layout中要找出一個LVS error,那一個比較容易些 L" g8 T( w2 W- f" {
所以,一個很大的電路layout,通常LVS check會切割成好幾個小電路的LVS check,等到每個小電路的LVS都過了之後,再作完整電路的LVS check |
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