uart 16550 FIFO問題

tommywgt · 發表於 2007-3-12 19:55:51

有關非同步電路, 先給你一些參考吧!

[1] Bernard Cole, “Asynchronous logic moves toward mainstream acceptance”, Embedded.Com, March 2006. [link]
[2] Chris Angelini, “Asynchronous Logic - Who Let The Clocks Out?” ,Computer Power User, May 2005. [link]
[3] David Geer, “Is it time for clock-less chips?”, IEEE Computer Magazine, May 2005.
[4] Website of USC Asynchronous CAD/VSLI group. [link]
[5] “Epson develops the worlds first flexible 8-bit asynchronous microprocessor,” Website of Epson, Feb. 2005. [link]
[6] “Asynchronous array of processors chip presented at ISSCC 2006”, EETimes.com, Feb. 2006. [link]
[7] I. E. Sutherland, “Micropipelines,” Communications of the ACM, Vol. 32, Issue 6., pp 720-738, June 1989.

tommywgt · 發表於 2007-3-10 23:42:10

第一個問題我想已經不是什麼嚴重的問題了

第二個問題, 如果你不介意把外接的clock接高一點的話也就OK,不過可能就無法達到你要的相容性了

第三個問題還是clock rate的問題

第一個問題留給別人回答好了...
2~3問題的確是問題沒錯, 誰來接手一下呢?

addn大大一直都很細心, 做什麼的呢? 不介意的話請addn大大自我介紹一下! 讓大家多認識你一下吧!

addn · 發表於 2007-3-10 22:53:27

謝謝版主大大提供的參考範例

將code研究後,發現可能會有一些問題,所以將問題po上跟大家討論

1.
版主之前的兩個假設 "/RD動作時狀態不能改變"及"wen動作時也不能改變狀態"
這兩個case是發生在best case,可是還要考慮到worst case就是/RD,wen同時發生
wptr及rptr同時發生變化,同時兩者又互為判斷來源依據之一
2.
由data sheet看起來,實際在操作上未必能符合wck的clock rate比/rd高
假設wck的clock用16xbaud rate或者直接用1.8432 Mhz,由下圖可以看出
資料讀取週期RC最小280ns
3.
full,empty,trigger level等訊號之設定清除由wck觸發同步,可是當讀取週期
小小於wck週期的case,會有問題,以trigger level造成的INTR來講
當FIFO裡的資料都被讀完了以後,INTR不會立即變0,而要等下一個wck的時間
而這段時間不會造成多餘的中斷被執行嗎

tommywgt · 發表於 2007-3-9 20:39:03

好像跟之前討論的結果有很大出入...管他的, 你看能不能用比較重要...

tommywgt · 發表於 2007-3-9 20:33:41

前題是wck的clock rate比/rd高

好像也沒思考太多, 直接key的, 有什麼問題再討論好了...

tommywgt · 發表於 2007-3-9 20:31:43

最後是你最關心的部分
我先做些假設
1) /RD動作時狀態不能改變
2) wen動作時也不能改變狀態
如果只有這二個case的話以下這段code或許可行

status:process(nSysRst, wck, wen, nrd, wptr, rptr)
begin
if nSysRst='0' then
      full <= '0';
      empty <= '0';
      flag1 <= '0';
      flag4 <= '0';
      flag8 <= '0';
      flag14 <= '0';
elsif wck'event and wck='1' then
      if wen='0' and nrd='1' then
         if wptr/=rptr then flag1 <= '1'; else flag1 <= '0'; end if;
         if wptr=rptr then empty<='1';  else empty<='0'  end if;
         if wptr(4)/=rptr(4) and wptr(3 downto 0)=rptr(3 downto 0) then full<='1'; else full<='0'; end if;
         if wptr-rptr>"00011" then flag4<='1'; else flag4<='0'; end if;
         if wptr-rptr>"00111" then flag8<='1'; else flag8<='0'; end if;
         if wptr-rptr>"01101" then flag14<='1'; else flag14<='0'; end if;
      end if;
end if;
end process;

[ 本帖最後由 tommywgt 於 2007-3-9 08:52 PM 編輯 ]

tommywgt · 發表於 2007-3-9 20:18:11

write buffer 部分

write_buffer:process(nSysRst, wck, wen, wptr, wdata)
begin
if nSysRst='0' then
      for i in 0 to 15 loop
         fifo(i) <= "00000000";
      end loop;
elsif wck'event and wck='1' then
      if wen='1' then
         case wptr(3 downto 0) is
            when "0000" => fifo(0) <=wdata;
            when "0001" => fifo(1) <=wdata;
            when "0010" => fifo(2) <=wdata;
            when "0011" => fifo(3) <=wdata;
            when "0100" => fifo(4) <=wdata;
            when "0101" => fifo(5) <=wdata;
            when "0110" => fifo(6) <=wdata;
            when "0111" => fifo(7) <=wdata;
            when "1000" => fifo(8) <=wdata;
            when "1001" => fifo(9) <=wdata;
            when "1010" => fifo(10) <=wdata;
            when "1011" => fifo(11) <=wdata;
            when "1100" => fifo(12) <=wdata;
            when "1101" => fifo(13) <=wdata;
            when "1110" => fifo(14) <=wdata;
            when others  => fifo(15) <=wdata;
         end case;
      end if;
end if;
end process;

[ 本帖最後由 tommywgt 於 2007-3-9 08:37 PM 編輯 ]

tommywgt · 發表於 2007-3-9 20:12:35

直接key怕按錯的話會消失, 所以分段key

Read buffer部分

--read_buffer
with rptr(3 downto 0) select rdata <=
fifo(0) when "0000",
fifo(1) when "0001",
fifo(2) when "0010",
fifo(3) when "0011",
fifo(4) when "0100",
fifo(5) when "0101",
fifo(6) when "0110",
fifo(7) when "0111",
fifo(8) when "1000",
fifo(9) when "1001",
fifo(10) when "1010",
fifo(11)when "1011",
fifo(12) when "1100",
fifo(13) when "1101",
fifo(14) when "1110",
fifo(15) when others;

tommywgt · 發表於 2007-3-9 20:07:12

大部分都跟你想的差不多

那些信號也先估且如我假設一般
wen是RX收到一筆完整的資料時所送出來的
因此我想rptr 跟wptr會像這個樣子(這些都是我直接key的, 語法跟細節再麻煩你檢查一下)
prptr:process(nSysRst, nrd)
begin
if nSysRst='0' then
      rptr <= "00000";
elsif nrd'event and nrd='1' then
      rptr <= rptr + '1';
end if;
end process;

pwptr:process(nSysRst, wck, wen)
begin
if nSysRst='0' then
      wptr <= "00000";
elsif wck'event and wck='1' then
      if wen='1' then
         wptr <= wptr + '1';
      end if;
end if;
end process;

假設buffer長度是16的話, wptr跟rprt為什麼都要用5bits 呢?
你一定猜的到主要是為了判斷full跟empty, 後面的code會拿來判斷

tommywgt · 發表於 2007-3-9 19:56:47

我來回看看好了...

這是我剛想了一下畫的圖你先參考一下

addn · 發表於 2007-3-9 10:23:42

版主大大等你有空在幫我解答就好了啦

我有找到一些對岸的異步FIFO文章,有興趣可以參考看看
http://www.21ic.com/news/html/70/show1661.htm
http://blog.21ic.com/user1/1202/archives/2006/23787.html
根據文章用格雷碼當ptr的count是可以大大降低亞穩太被取樣到的概率
可是還是會有最高兩位元同時發生變化的情形,這是不是表示使用格雷
碼後還是無法百分百保證正確呢

還有trigger level要如何由格雷碼的read_ptr,write_ptr去判斷呢

tommywgt · 發表於 2007-3-8 00:39:42

addn大大

其實我這一陣子好忙, 所以常常有點無力感...

你想一下這個東東, 如果再沒答案的話我再PO個CODE上來好嗎?

你可以試著把那個ptr改成gray code counter看看嗎?

tommywgt · 發表於 2007-3-6 23:18:36

嗯...感謝你把standard cell based design flow貼出來, 可以給沒做過digital IC的人瞭解一下下

bosscck · 發表於 2007-3-6 22:26:28

clock問題,一般來說都會設計成"A主" B,C,D.....跟隨A"clock

新產品通常都是跟隨舊產品clock,除非新品有更好的clock產生器.

bosscck · 發表於 2007-3-6 22:20:52

原帖由 bosscck 於 2007-3-6 22:20 發表
! m L( a8 [) F7 G- E

bosscck · 發表於 2007-3-6 22:20:31

原帖由 bosscck 於 2007-3-6 22:20 發表
8 {. R! ~% i" J% P# W

bosscck · 發表於 2007-3-6 22:20:06

原帖由 bosscck 於 2007-3-6 22:19 發表) Q9 l" t4 x+ b( b

bosscck · 發表於 2007-3-6 22:19:47

原帖由 bosscck 於 2007-3-6 22:19 發表 W6 T$ F7 R: a7 ~

bosscck · 發表於 2007-3-6 22:19:18

原帖由 bosscck 於 2007-3-6 22:10 發表
v+ A4 E" v6 f
( @1 a# A% w/ N8 f
& K/ [! {9 j2 d! D) U% H" w) i( O, @+ _: d. n' _
時序的問題這方面我去找找看,我學過我會去翻翻資料.這兩天回覆

bosscck · 發表於 2007-3-6 22:10:35

原帖由 tommywgt 於 2007-3-1 14:07 發表
3 n1 e, ~ H* Y( \: q+ o8 H類似因為不同clock而造成的問題在設計時常會遇到" r* F6 M, C4 l* F' y1 s3 [) a

5 R" m, ?, R4 c/ _+ v有人有別的好答案嗎?

時序的問題這方面我去找找看,我學過我會去翻翻資料.這兩天回覆

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