懸賞100RDB：求解HBM VSS-PIN ZAP負電壓 與 PIN-VSS ZAP正電壓的區別？

CHIP321

' o5 A: l2 Z9 ]) K: J
% i4 |. |2 Y4 x2 s! [/ X9 n' a多次測試中
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% q$ M* p, C1 {+ T1 d0 u& k
# ~& R0 g6 Z- A1 U4 P; j) G3 _VSS-〉PIN ZAP負電壓 與 PIN-〉VSS ZAP正電壓，測試結果有很大差異（2000v以上）。
1 I" E$ t! T7 l# Z" \' `. @
% [% o. c* g5 r2 G疑惑很久了，也見過別的朋友提出過這個問題，誠心求解

- O' G; C5 r+ ~! }8 S7 A2 D# w$ X----------------------------------------------------------------------------------------------------------------
PS：
" l: o0 k4 ~# Y& C5 o3 x$ V' X1假設電路結構是模擬+邏輯電路，無SR
2已經做HBM仿真模擬，各個node又具備完全一致電壓差，電流值
- d5 i* }8 }) [: @& m# U3考慮初始值，但是在HBM發生后1ns，左右很快會被上升電壓Reset
3 [6 @) X  ]% u

CHIP321

回復 7# marvel321
Dear，您的观点和我之前的理解的非常接近，但是这个才是我开始疑惑的原因。
7 K0 |+ ]( _) ?7 y3 \; ]& x! t这个问题很多人遇到过.通过改善措施可以提高ESD LEVE,所以应用中可以避免回答这个问题。但是据我所知产生原因从来没有被清晰的解释。
搜集到的可能的解释有：
+ e* H( U% V5 X# d8 P: g
, M, R* i" b& O9 |/ {/ y) F- ~8 r1：“能量”传输接入点不同，一者是从VSS-PIN,一者是PIN-VSS(可能来自传输线理论，但是没有更详细的说明)
2：从两个不同测试，不同端口看，电路拓扑结构不同
3：机台测试电路与测试模型是有差异的，差异导致不同
, o! Z: H4 }0 s$ O' S) ^, B9 Q4：浮栅初始电位差异
* I2 X# ~8 ~* t+ r4 l$ R$ d
对于1，缺乏更完善描述问题的资料，不理解。
对于2，虽然拓扑不同，但是各个节点压差并无差异，会引起损坏不同吗？
4 n1 |6 A8 h) A) U* Q对于3，缺乏资料，待验证
/ [4 N" S9 X4 ]) e对于4，我最认可的答案
! q7 V6 N# `$ a6 U
但是
若ESD Devices Gate 与source未连接到一起，marvel sir描述的问题的确存在，而且的确是两者不同之处；甚至可能会由于锁定电路导致逻辑，Gate电压差异，如果这些电路加入在ESD控制部分，也可能导致差异，这些问题都曾经发生过。
; q& w. `9 H8 X/ M* m0 P, z但是我们在ggmos中，未含有SR锁存器的情况下，依然遇到这种问题，则很难解释。
9 Q' L& p! `! l2 |2 t2 w我们也对这种情况做了仿真模拟，事实上，即使把Gate上寄生电容电阻（包括线电容，线电阻）增大10倍，在脉冲发生时候，Gate电位在小于1纳秒左右即被重置，影响甚微。
而EMMI也依然证实ESD Device 挂掉了，使得之前的理论无法解释实验。姑且吧责任归结于机台了。
  q8 |+ F  j' ^, a/ e/ Z# ~+ a$ X
问题搁置很久了，感谢marvel321 sir，这个差异应当是确切而且贴近题目的。
其它讨论也很有意义，但是还没有很明确证实对ESD 测试的影响
悬赏结束，但是还希望大家能继续关注这个问题，把好思路Share出来~，完善这个问题点。

sendow

沒辦法畫圖, 大家聯想一下或者自己畫張圖,
2 b, w2 |# V4 h  |5 T5 n
舉例GGNMOS single device for HBM test
- u5 c2 d4 r9 e1 e* Jonly 2 pin (I/O and GND)

GGNMOS (drain-I/O; source & gate & sub - GND)
; d2 i2 b2 ?' f, h記住ESD一個重要rule, drain contact spacing會放大,
; \8 B" h3 D) s8 Y
" m) Y8 V: h& \! _5 r3 {假設從drain(I/O)打正電壓, 因為cont rule有放大,HBM pass 3K
反之, 從GND打負電壓, source cont rule沒有放大, 所以HBM<2K

6 A5 l0 _3 P) e& I2 a這是最簡單的情況下說明了, 如果是circuit, path更多更複雜,
要考慮可能反過來打負電壓其實是沒有ESD bypass path~

9 u/ A  i* n4 z' S4 O) x(這樣大家知道為何會有差異了嗎? 各位先進也可以提出其他看法)

postme

看以前这个帖子发现同样的类型问题，可以参考一下，希望Lz能共享事情发展的进展！！！
http://bbs.innoing.com/thread-11817298-1-5.html

postme

应该是接地线的分布参数的问题我猜

postme

多次測試中
5 K$ |1 K; B+ D$ I4 W. P---------------------------------------------------------------------------------------- ...
CHIP321 發表於 2011-12-30 10:35 AM

0 q) [# w) z9 \: S& r. }
6 ]! R6 f  I0 v8 J看似相同的注入出现不同的结果，好奇怪，测试点的对称性

sendow

首先要先考慮電路佈局的問題: 1. 是否有其他寄生元件
1 X6 q; A& K0 Y: ]                                                            2. Junction順逆偏造成的差異

再者如果是單顆元件應該有接近的HBM level
如果是複雜電路應該要以最小值來估算, 這才是這個電路真正的HBM level.
- B* O' {4 B6 Q! Y
但是仍要考慮該電路實際應用面,是否會有遇到VSS-PIN負電壓的情況~
% S2 ^0 \/ H3 Q# X& m$ x! zsystem level有時可以排除很多在chip level遇到的情況.

marvel321

我的理解如下，希望LZ采纳：
; ?: g( d: _, V7 u' Y
: ^' `" _' k6 g! w/ C假定在线路中有一个MOS管，Drain接到Pin，Source，Sub接到Vss，Gate接到内部电路。
: x) k) W4 I1 I2 c# ^假定初始状态整个电路处于0电位，
Pin-Vss正电压时，Drain端电位升高，由于Gate到Drain之间寄生电容的影响，Gate仍处于低电位，因此该MOS管处于关断状态；
Vss-Pin负电压时，Source，Sub电位降低，由于Gate到Source，Sub寄生电容影响，Gate处于高电位，，此时MOS管处于开启状态；

如此，在两种测试方式下，MOS管的状态不同，也就造成HBM结果不同。