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沒辦法畫圖, 大家聯想一下或者自己畫張圖,* a" |) Z q$ T# z+ O0 b3 K
/ |7 s; ^8 Z: `. e) t, N; ]8 q舉例GGNMOS single device for HBM test
2 N: @. {( Y) bonly 2 pin (I/O and GND)) h. o+ K1 h% j& p+ S0 x; X% X
1 I- [4 |: y6 C B s$ G9 p
GGNMOS (drain-I/O; source & gate & sub - GND)9 R+ _ f F" |$ M: j. d" i
記住ESD一個重要rule, drain contact spacing會放大,( P/ C3 W, U; E4 z
7 p) d* i% `5 b) r! q4 A
假設從drain(I/O)打正電壓, 因為cont rule有放大,HBM pass 3K
! v9 H0 g' [- N0 c反之, 從GND打負電壓, source cont rule沒有放大, 所以HBM<2K9 P$ X, O" |5 D% c
! j/ n5 H. i* v5 ^
這是最簡單的情況下說明了, 如果是circuit, path更多更複雜,
8 n/ o- q- x' X# D要考慮可能反過來打負電壓其實是沒有ESD bypass path~
/ M& x+ A9 [$ j
! L# \! b, C% A* e$ P0 L% I(這樣大家知道為何會有差異了嗎? 各位先進也可以提出其他看法) |
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