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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Layout設計討論區 › 求教 regulator 中ESD rule MOS該如何佈局才可以讓其功 ...
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[問題求助] 求教 regulator 中ESD rule MOS該如何佈局才可以讓其功能達到最大

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1#
發表於 2009-10-20 14:20:24 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
5Chipcoin
如題0 p& W: R4 _& I( p/ M7 m
請教前輩們 在LAYOUT regulator 時 其中有大量ESD MOS的佈局方式 該如何會比較恰當" r) i. V0 @1 C- o6 ^2 a% u9 Q

& o1 }0 c2 V- ?( e+ k& \6 @然後又該注意哪些問題  因為我的w/l  30/0.3  現在再跑 POST- SIM.  發現到每個GATE 端電壓都不相同
& m$ C) }( i# [5 N
. M( D- K, K0 v0 s6 L" E請問有哪位大大知道問題嗎  然後那個MOS 為M 228  感謝

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2#
 樓主| 發表於 2009-10-21 14:10:46 | 只看該作者
就此問題 已有解決的方法了8 M5 K+ q+ c6 G1 V$ [; p' k2 J* i
發現到 應該不是我的LAYOUT問題% S% o* L. P0 E6 q& H6 W- ^' \
應該是我打Label位置的問題 導致 RD在抽RC值 跑POST-SIM.出現: i, I! j8 T( \0 i! i* U8 _7 _
輸出訊號異常問題  重新標定過LABEL後 以解決此問題了 感謝6 n5 e6 {; M' \, K1 w2 o! |

' @& ?' P, \+ l) z- t
5 J. M/ u8 Q* E2 U% C煩請站長將此案幫我做結案  感謝
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3#
發表於 2009-10-26 16:00:36 | 只看該作者
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4#
發表於 2009-11-20 17:16:29 | 只看該作者
回復 2# clarkhuang - V0 o/ f" U2 D' V3 j
  k& X8 _/ \8 ~. \  x/ q/ p; l1 [, G

8 W& \; [& Z! V7 H5 d0 N3 X, ]$ V    下次在多注意一下就好
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5#
發表於 2009-11-20 17:18:09 | 只看該作者
LAYOUT要靠經驗的!!!加油- N3 S9 K9 G; y
LAYOUT要靠經驗的!!!加油! Z' n9 `) G. L" J# {" r
LAYOUT要靠經驗的!!!加油% g- h# V7 O+ A$ B1 `
LAYOUT要靠經驗的!!!加油9 J/ o& u- Z( u8 q8 D
LAYOUT要靠經驗的!!!加油
7 W5 C2 |9 k- Z. Z5 uLAYOUT要靠經驗的!!!加油
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