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回復 #17 happpyend 的帖子
$ K0 a5 u% _. `' G6 I3 c- [(1)
! W, h& O+ Q2 ?3 eERROR: Error in board description file (step device/TAP)% M% L- e- X8 l- S7 y
* e; @8 s5 i1 b- ~% u' Z: w
指你的board file .brd寫錯了, 無法對映到硬體實際JTAG scan chain架構
) n0 \0 u3 W/ h# W
" t! D9 w+ C7 G(2)" p( A: g4 {/ `! N P, _
利用procards utility燒image到JATG與memory mapping無關" ^7 f% X# f* i; h% }5 p
! M' m, l) L0 d, A6 i
(3)0 P/ `3 D8 U$ Z
4.3 Configuring the FPGA from flash的資料是利用switch S2來決定兩件事: D- M& V* g2 I) G' h& X; s
a. boot時FPGA從PROM中load那一塊image
+ m; w. a p0 h1 `7 Sb. FPGA在memory中的address配置 c4 ~! O+ Q, H. {5 ~
# u M( H1 e3 }(4); m& X+ |, X7 v' w/ G7 K- `8 S
Step3TAP = 後面填的是這個scan chain中, 現在所看的device所對應的TAP controller編號3 s* g/ J& m5 r1 y; l- e$ m
Procards utility的pdf多kk就懂了
1 [# ]% n( m1 T+ a
# k* ~! b# r8 w4 G/ W, f(5) FPGA start clock設定是利用ISE在implement出FPGA image的一項設定, default是cclk
* B1 N" m7 d3 K$ |, X當你產生的image是要直接寫進FPGA中的configuration sram中的話, 設為JTAG, 因為現在是透過multi-ice/realview-ice的JTAG clock作為寫入動作的clock參考.6 l" F$ a V" _! N' c9 q% _% P5 T
當你產生的image是先寫到PROM中, 在開機時才由FPGA去PROM中抓時, 設為CCLK, 因為這時從PROM! T2 r. E# \/ j$ x, V ?2 p5 E
中抓, 不論是Master serial或Slave serial機制, 都會用系統中的clock作寫入的依據
! D3 g! j& D) D" S; p% ^( I* |& X4 V! ^8 |$ Q7 k/ b
(6)" K% ^4 I! \9 b8 F! ?) \, n+ _
你的癥結點在於brd file寫錯了, 另外, 有些基本功看來欠缺的有點嚴重, 建議你基本功先練好.
( [+ \0 @% ]3 q1 G% h2 X* U& T5 C' o
board file的寫法去找有到cic上過MP-SoC Prototyping and Verification的同學借講義看, 裡面有寫到 |
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IP卡
狗仔卡
發表於 2007-5-22 14:39:37
顯身卡
樓主
發表於 2007-5-22 19:05:00
