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樓主: ywliaob
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[問題求助] 請問一下有關Tanner的教材

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21#
發表於 2007-9-27 23:25:51 | 只看該作者
問題終於解決囉且畫完一個DRC通過的反相器,真的非常謝謝 大大您^^
% Q  J" G1 c( o) i6 W0 b' M  \畫的過程中也了解錯誤訊息表達的意思,cadence  tools 畫完layout再跑calibre的DRC 其錯誤訊息 反而只能看懂部份文字而已,這一點反而 L-EDIT   DRC較容易理解  合適初學者 捏><
4 d2 E4 }* f; ~% v1 W- F4 N另外因為小妹是從大陸網站下載軟體地,所以那些說明檔全沒附給我.... 無法看說明。" K8 u1 o% G3 r) G# z0 y
所以當然也沒有T-SPICE的說明檔,而小妹自已借台科大 出版社的書來研究,只是裡面對於power 的測量並沒寫清楚怎設 捏?  power有2項參數設定; 1項是輸入要測量的時間、1項是提供電源名稱。
+ m4 |" ~4 T' ~但"電源名稱  "  小妹實在不知怎設 ...  跑spice一直  這項指令錯誤, 我看台科大及謝永瑞的書都沒寫清楚怎設捏.....- U5 T4 O* X3 c7 W
至於廖預評的書 暫時借不到,所以能麻煩大大  有空時 再回答 這點好嗎  謝謝你囉^^
22#
發表於 2007-9-28 04:58:20 | 只看該作者
謝謝你~~去望逛看什麼網站~~~~  ^^
23#
發表於 2007-9-28 10:51:34 | 只看該作者
小妹對於lvs使用上也有問題想請教,因為出現錯誤訊息 不知為何無法跑!7 ]8 f4 |+ o6 t
訊息:the file is binary,LVS can not perfrom iteration
/ Z  D$ Q3 C: F5 ]# W: C& @) D-----------------------/ b  R) f$ g6 Z8 p4 k+ Z8 f
不懂為何說我檔案是2進制檔不能重覆執行.....
# U$ y$ E5 b' T我在LVS Setup 設定畫面中+ p1 O2 e, v% Q  _& m# W
layout netlist項: 選擇 .spc檔(佈局後轉出的netlist檔,並且"只"加入include命令,其中去掉模型檔案路徑且改成單引號 包住)
+ S/ Y6 G/ J5 Y5 Q/ o4 Q$ }1 J) s3 i0 C7 R$ Y
schematic netlist項:.sp(L-EDIT轉出的netlist檔,並且"只"加入include命令,其中去掉模型檔案路徑且改成單引號 包住)4 u1 ?: I, Y: f

; u$ _( t0 |( B4 D+ joutput file項:就隨意選擇1個存放目錄 自已命名 要儲存的結果檔名 .out1 [- h5 Z( g% g$ O. w4 [$ t. [) N
----------------------------------------& B  M' ^" j' N! x
然後跑LVS 則出現如此錯誤訊息  不知為何?  F+ E3 p3 c$ O( x) \4 z
我也試過將模型檔案  和.sp  及 .spc  三個檔案複制到  LVS目錄 避免LVS執行時找不到file  但也沒用!# `  B) P/ ]8 O0 t
所以能麻煩有大大  可否告知我 這是什麼原因  謝謝唷^^" }8 J% ~. N- y: D
因為我大略只剩LVS 還不會使用 ^^
24#
發表於 2007-9-29 21:00:45 | 只看該作者

回復 21# 23#的帖子

把相關command and netlist貼上來,幫你看...4 X* N, `; c, J" Z6 X3 N7 }8 _

, u+ Y* N5 T5 E$ R+ ][ 本帖最後由 m851055 於 2007-9-29 09:01 PM 編輯 ]
25#
發表於 2007-9-29 22:34:21 | 只看該作者
謝謝!
0 u) j* s$ `7 {# L1 }% J我的S-EDIT轉出的netlist檔名為INV.sp     ;     大寫檔名
: m& F+ S6 n9 R" Z        L-EDIT轉出的檔名為inv.spc ;  小寫檔名5 ~9 z$ M' T( s
2個檔案存放位置在LVS資料夾下;
$ d3 ?3 O: U9 E7 oINV.sp   netlist及我加入的command如下:-----------------------------------------------------
/ J& a: d+ ]; P* SPICE netlist written by S-Edit Win32 7.03$ G$ ~2 e; z& i) a
* Written on Sep 29, 2007 at 22:01:15
; d) `! l4 x) J, s6 W
" R- ?: G- k5 y7 T8 G* Waveform probing commands" r9 z9 c2 |6 R8 N  e
.probe' _8 D, O3 y' X- k: `: C
.probe noise dn(*,TOT); |, z7 n% u" |$ E
.acmodel {*}
0 `1 n0 }0 e; G/ t' k# l/ Z9 r; m6 _.options probefilename="C:\Documents and Settings\Administrator\桌面\tanner完整版\TSpice70\INV.dat") ]) j0 f& h) v3 W4 r6 D+ i( [4 R) `
+ probesdbfile="C:\Documents and Settings\Administrator\桌面\tanner完整版\S-Edit\59513042\基本閘.sdb"
; m* G# {9 N: M+ probetopmodule="INV"
  ]3 S* m: J1 y, G+ Q; `.include 'ml2_125.md'7 P" Z( b+ {; K  e
+ ]9 N* ]  I* j  R
* Main circuit: INV' ^0 T$ ^& f! i- e9 N; k
M1 Y A Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u 2 `6 S; I: j/ |* [  {8 |% w' s
M2 Y A Vdd Vdd PMOS L=2u W=10u AD=66p PD=24u AS=66p PS=24u/ a/ o) b& U- o7 u0 K3 g
* End of main circuit: INV0 z! L; L& U: U% M9 Q* u
----------------------------------------------# h  W: }  Z) M2 l: I
我只在裡面加入.include 'ml2_125.md'         這一行令命而已 。
4 a# ]& [) q0 J2 j6 e! h
' {: U/ w& ?, ?. r* _inv.spc  netlist及所加入的command如下:------------------------------------------------& O# _: c" W  G9 V
* Circuit Extracted by Tanner Research's L-Edit Version 9.00 / Extract Version 9.00 ;4 e# x6 d$ N; M9 B: \0 H
* TDB File:  C:\Documents and Settings\Administrator\桌面\tanner完整版\LEdit90\59513042\基本閘.tdb, `* a/ f/ b' p" J- m) R# ^6 O. \
* Cell:  inv        Version 1.153 l( `0 F1 r! u$ Z: S
* Extract Definition File:  ..\Samples\SPR\example1\lights.ext5 n# }2 W* `  c- I! D) a0 t
* Extract Date and Time:  09/29/2007 - 21:59
, u/ Z" D4 x9 U# \; G, h+ P: z$ j; d$ K$ x, ~/ o. F; D7 l
* Warning:  Layers with Unassigned AREA Capacitance.0 _' @* z5 h- P
*   < Base Resistor ID>
/ q1 N. R. n) h" w0 U4 [# ^*   < Diff Resistor ID>
3 v$ s" X1 K, u+ \( k# L*   <N Diff Resistor ID>) v- V9 C8 f4 P+ i/ [
*   <oly2 Resistor ID># t% z8 g" y2 k
*   <oly Resistor ID># Y3 l: f0 H* ~, `" s
*   <MOS Capacitor ID>$ n2 ^/ N. d- E+ Q
*   <NMOS Capacitor ID>2 ^# G9 l" ~6 h/ \
*   <N Well Resistor ID>1 Q" S( N% o) q8 d8 M$ Q- R  i
* Warning:  Layers with Unassigned FRINGE Capacitance., Q% N' G* F1 ^: }5 ^
*   < Base Resistor ID>0 `" V" \4 `4 Z" j- A$ f& ?+ K
*   < Diff Resistor ID>( b# V4 d" X, a) V: w
*   <N Diff Resistor ID>' h+ I9 R0 a8 |
*   <oly2 Resistor ID>
( Z0 Q) h3 p. f; s4 m$ K*   <oly Resistor ID>9 A' T7 g8 T) R1 g# z! I
*   <MOS Capacitor ID>
( ?4 ]1 f  {- R5 m+ ~*   <NMOS Capacitor ID>
$ G( X# `+ o7 h. ^/ t*   <oly1-Poly2 Capacitor ID>
5 [! W& ]/ p' r* F8 l*   <ad Comment>* E! g5 c8 n% n0 c, o* u
*   <N Well Resistor ID>, v. x8 C$ K* W
* Warning:  Layers with Zero Resistance.# |0 ]9 r* a5 u* e% U+ j* X+ G
*   < Base Resistor ID>6 r+ O$ Z# H1 _, _( x
*   <MOS Capacitor ID>6 O/ M# `" d; T" {- L/ {# [
*   <NMOS Capacitor ID>& E9 z+ C- Q) S
*   <oly1-Poly2 Capacitor ID>! q8 U7 K: q" w% z
*   <ad Comment>
$ G9 |6 F6 V% a8 z0 h1 L4 W2 p5 S/ H/ c
* NODE NAME ALIASES! ^; s2 d( o" T1 Q. d# j
*       1 = A (4.5,-6)
* j. H" x/ w% I0 n" C1 @*       2 = Y (17,-5.5)
$ }* ?& @  A3 m: u8 Z2 {+ r9 c4 S6 N5 Z* I*       3 = GND (21,-23.5)0 Z' D& B: W& [: K
*       4 = VDD (21,17)" A; O( S: A% @# |
! T  H1 f9 Z+ Y3 u
.include 'ml2_125.md'3 I# W9 g+ n# Q5 j" _3 N
M1 Y A VDD VDD PMOS L=2u W=9u + Q1 S5 g. I6 B9 [  X& n" u
* M1 DRAIN GATE SOURCE BULK (14 1 16 10)
" s& |; ~: S: j/ O5 ?# EM2 Y A GND GND NMOS L=2u W=5u . K; N/ h; s2 i9 {& p% B! \2 H
* M2 DRAIN GATE SOURCE BULK (14 -14 16 -9)
! g6 o& c9 Y7 n/ r! N& D; n9 D$ i+ U8 R# T! S
* Total Nodes: 4
3 C5 s0 k9 {: b6 K) ^* Total Elements: 2
8 l% K; n! n3 K! C( V& {( e, A* Total Number of Shorted Elements not written to the SPICE file: 0
8 C2 P5 P7 A6 F' J$ d' \" t8 }: a* Extract Elapsed Time: 0 seconds; h0 p0 d, I5 v3 s6 s% p5 J1 `7 u$ S
.END) Q" {0 y( s7 o8 J/ G
----------------------------------------------: |' t7 e9 T2 f+ R2 U3 I
我也只加入.include 'ml2_125.md'  這行命令而已! S) t5 @1 I4 s) T5 q. M* W1 \
7 n+ b2 R/ Q) g  x  L/ X

" h( D; e5 _* h  g% g麻煩大大有空時 看一下唷   ,在此先謝謝您^^  d, B" u9 R- [

" v$ y+ h8 e2 A3 B( T[ 本帖最後由 君婷 於 2007-9-29 10:36 PM 編輯 ]
26#
發表於 2007-9-30 08:06:57 | 只看該作者
schematic change for 7 y# u2 i: G2 y+ Q4 S: \
* Main circuit: INV
: d, I8 ?. `7 e, iM1 Y A Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u
' T& E, [* S% o* P% |) lM2 Y A Vdd Vdd PMOS L=2u W=10u AD=66p PD=24u AS=66p PS=24u: t. a& R( C/ L4 {' O" v
* End of main circuit: INV4 I& o+ _) l, q
5 f5 Y. ]" ?; R5 S/ M& V# t' W! U
layout command .include 'ml2_125.md' delete
27#
發表於 2007-9-30 23:31:52 | 只看該作者
您好   o( Q* u% d* r6 {
您是指schematic轉出的netlist 檔中  ,其中加入的.include 'ml2_125.md' delete 還要再加delete 指令,而我試過沒有空格開來 都仍一樣錯誤訊息無法跑。0 c; ~* Z" f1 v" z9 ~9 {
我現在不知是不是自已跑LVS有設定上的錯誤,我操作方法如下:' Q: F  c, Z1 v' b3 p! r" Q- p
4 ~3 E& m) D" t4 w* A- O
開啟新檔、LVS setup,在input畫面中的layout netlist選項  選擇inv.spc
: |' T0 j9 ~" d/ a0 u' R8 w                                                               schematic netlist選項  選擇INV.sp) b* T! I& ^6 F8 Z6 z
                                           在output畫面中output file選項打勾並輸入要轉出檔案的存放路
; `$ E+ r/ \* j                                                                                                                          徑與檔名     .out- l; @8 t- N1 P0 U

9 a8 T: o: c' `! Q                                            overwrite  existing  output   files 也打勾) p% Z* h! v. z- T: S
最後直接執行F5 來RUN  
% V" \; @& `9 l6 Z% K1 M+ G5 w2 D# K5 I/ C' }( J
不知是不是操作上有誤  ,是的話麻煩糾正   謝謝喔^^
28#
發表於 2007-10-1 22:30:11 | 只看該作者
將電路 netlist只留下
4 H" X- o) w) s- t/ S8 R8 M* r( ^* Main circuit: INV0 W1 H7 ]+ h6 B3 V
M1 Y A Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u # x2 M) L7 v0 t' ]6 x
M2 Y A Vdd Vdd PMOS L=2u W=10u AD=66p PD=24u AS=66p PS=24u+ k$ }9 k& W0 ~% k' J
* End of main circuit: INV
, f' j; c/ z. R! F4 j+ P: P5 D# ^
layout刪除
# b& R& f5 V0 @ .include 'ml2_125.md'
29#
發表於 2007-10-2 23:35:46 | 只看該作者
正開始學這個程式8 v. e4 g& k1 @
目前還不知道要怎麼用9 C( |2 \) h) s# Q5 P% s; z0 s
希望這個教材有用
30#
發表於 2007-10-2 23:53:07 | 只看該作者
謝謝m851055的協助^^1 K9 i; z0 w5 A2 J5 p
小妹目前tanner tools 全部流程的基本操作(除進階設定外)已懂得如何 畫電路圖及符號及佈局圖和跑spice到轉出gds檔 結束!# p: H  _: P  t. J& D6 e' H, H
小妹花1個禮拜的時間看台科大出的 T-SPICE及L-EDIT 2本書 ,再加上謝永瑞一本,終於學會第2套tools基本的使用,同時L-EDIT 中跑DRC的design rule 說明的很清楚 那邊的材質有什麼佈局上的錯誤,目前就僅差在LVS錯誤訊息不太會看!5 x. s4 |6 e2 N8 G
# W& \2 F3 N, `, a$ ?" g
學了2套tools後 ,想對樓上的黑天使說,tanner tools 真的對初學者很容易學習,只要你先了解書中介紹的s-edit及L-EDIT的檔案架構先,接著再照台科大教科書操作  很快就能了解 整過流程!
5 k% z' |" W* m7 ^# d因為tanner tools的教科書 其實寫的很齊全,但反而身為主流之一的cadence tools卻只有唐經洲一本繁體教科書有教實機操作過程,而趙敦華的寫的很簡略!, D  w/ N1 a2 j- a4 L' ^+ @8 R
" S) Y+ l' I. _7 d% a4 r+ T  K
小妹僅希望 會有作者願意像tanner tools的作者一樣  肯寫本更詳盡的繁體書,甚至介紹cadence 的command file如何撰寫,這樣大家不就可以像學tanner 一樣 邊自修邊問人嗎^^; q6 D( g  Q1 \1 x. W" z0 k: \4 d
唐博士的繁體書已算是初學者內心必讀聖經  貢獻良多,希望還有第2本以上初學者聖經 ><
! w2 U2 X9 V( s. T大家就不用花錢特地去培訓....
31#
發表於 2007-10-12 09:43:47 | 只看該作者
Hi,3 Y3 B- i" n+ l

+ m9 t8 x  a1 b. {$ p9 V! mCIC有出一tanner的pdf檔,檔案名稱為:Full-Custom IC Design Flow for PC (Tanner)
32#
發表於 2007-10-13 23:14:17 | 只看該作者
我是一個LAYOUT的菜鳥......
- w. E0 z! k$ y1 K$ I  h9 p$ ?4 n$ ~" f- y* ]" y
謝謝各位學長們的資料了
, n" }/ @# ^# |/ C# ~8 k/ a# z. q( H( }" X% n! z+ s! ?
謝謝
33#
發表於 2007-10-15 10:12:09 | 只看該作者
m851055大大
; e3 W0 _" X2 ^請問一下 不知為何跑T-SPICE 按下RUN鍵後卻出現錯誤訊息:1 ?2 w  @6 n$ p5 ]' r: b
could not run simulation.
' s  Q& X' O1 O9 @please check your  dependencies., h9 Z0 z) I  I0 V
然後出現過一次後下次再按run 之後皆沒跑模擬的訊息,最下方的狀態列中 該檔案的status顯示; }; [1 s+ K6 K, E
queued 的狀態。
5 ^& X) z7 Y1 B/ |不知是那裡有問題  跑T-SPICE時都直接出現queued 的狀態 ,過程中並沒跑SPICE的訊息
6 Z) f5 b  z# l7 N8 l0 I, [( B' y2 @& a3 `
麻煩有空時 能回答一下嗎   謝謝唷^^
34#
發表於 2007-10-15 12:03:47 | 只看該作者
抱歉 已解決了!
. t8 o9 O8 ~1 a+ ]僅是小妹在T-SPICE 環境設定上的錯誤 才發生此問題!  不打擾大大了 謝謝^^
35#
發表於 2007-10-15 23:34:27 | 只看該作者
完全不懂大大說什麼~~來看看網頁在澆些什麼~~感謝大大的分享
36#
發表於 2007-10-16 06:24:25 | 只看該作者
小妹想請教一下 關於T-SPICE   使用 POWER的量測 設定上不是要設電源名稱和量測的起始、終止時間嗎?/ W8 I! Y0 h7 ]% e+ Z/ p# H% F
但小妹下指令如下:1 T3 D( I, K: g0 A7 [+ Z' y
.power  vdd 0ns  100ns
% r  W8 ]: {1 p! \跑完後並沒量測power的訊息,小妹是想請教 電源名稱 那邊是怎設定的?書上只是大略帶過說輸入名稱和時間罷了耶!# }% |# Z/ c0 D3 q3 N& s+ s
麻煩 大大們 有空的話 請說明一下 謝謝唷^^
37#
發表於 2007-10-16 22:00:20 | 只看該作者

回復 36# 的帖子

.power vdd Gnd 5.0* K8 x' {6 [) p

, Q8 b0 }" u% v7 jvdd需和電路中之電源名稱相同
" b; m& |/ g& p6 L* v" `; Y4 T6 R, Q7 B$ C9 p# _0 ^
電源一般就如上列所是就可以了
, b4 B) W$ Y  t5 ~: `
# ]3 @7 e4 C# f+ ]& \[ 本帖最後由 m851055 於 2007-10-16 10:22 PM 編輯 ]
38#
發表於 2007-10-23 20:35:04 | 只看該作者
不好意思喔^^3 [3 d& g) ]4 m. I" r0 L
不知可否 請問一下  tanner tools 使用L-EDIT 採用UMC 0.5um製程的範例檔案是什麼檔名?因為學校要等到明年才會開課教L-EDIT 而小妹之前從台科大的教科書中 開啟新的L-EDIT檔案並作基本設定  所套入的範例檔案之設定 乃是2um製程的,因為我看裡面設計規則poly最小寬度為2um。 小妹想請問一下試用版的 裡面有UMC 0.5UM製程的範例檔案   讓你能載入它的製程來進行0.5UM 佈局嗎?
, s! c/ t' f; n如果各位先進們或是學校正好使用UMC 0.5UM製程的學生們 可以的話麻煩 告知一下好嗎 謝謝唷^^   (老師跟本不說 都說等到下學期開課時就會教你,明年就畢業了 實際上課才3個月)
39#
發表於 2007-10-23 21:41:38 | 只看該作者
我前一陣子也在找這類的書…* }$ M6 T% [1 e9 g# B
圖書館應該會有吧~~可以去找找看!
40#
發表於 2007-11-29 11:41:16 | 只看該作者
原帖由 君婷 於 2007-10-2 11:53 PM 發表
) T+ H5 i) q6 A謝謝m851055的協助^^% T* M  @5 H: G9 o5 v9 h+ I. ~7 J; c
小妹目前tanner tools 全部流程的基本操作(除進階設定外)已懂得如何 畫電路圖及符號及佈局圖和跑spice到轉出gds檔 結束!
2 A! t0 o) x# M( p9 j  f小妹花1個禮拜的時間看台科大出的 T-SPICE及L-EDIT 2本書 ,再加上謝永 ...

* U# u) W& V, w; e) `. Y% ^8 _* l# E' f6 u: \. D$ M
應該是Cadence 以及Laker等大軟體& Z% s. U: Y! i/ E' T
一般人無法取得個人的license吧XDDD
# j- u! F, k6 r' m/ m% p0 x也就少人寫了1 p/ g4 b- [- \1 O# T. X- C
而學校自己都會有人在training,所以囉~* K5 I3 a2 B- R1 U- m- n/ W2 C" E7 b
書的能見度就相對的減少~
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