請教有關調folding_cascode 放大器的訣竅

st80069

" j; i% N6 m$ H. i/ h5 I上面是在下正在做的差動放大器，正遇到瓶頸中...冏
在下初入門，設計跟理論之間有極大的差距.....
在下私心的設計方法，讓M1的電流愈大，則GM愈大，M4，M5的電流愈小，則ro愈大，
. Q* q! r% J" |3 v# Q: {所以努力調整小Vb1讓|VGS1|的值愈大，調小Vb2讓I5愈小，
等到M1到了飽和與triode的極限的時候，再調小vb3至適當值

增益是有如在下所預測的上升，不過....頂多卻也才達Vout/vd = 120....
, K9 I/ S. s, K" {但我的差動放大器想要作為運算放大器用，甚至要運用在regulator上，增益必然要K以上的單位吧(莫名的肯定)，
( Y" ]" C7 T9 g在下使用的是65nm的製程，所以VDD是1.2V，
0 A' t3 {% x/ m% |5 x而我VCM的值則是固定在0.6V，
看別人範例的OP，也都是把VCM固定在VDD的一半，所以在下也有樣學樣，但卻也不知道原因，

所以有幾個問題跟訣竅想請教各位大大，
9 z- j' Q/ W7 E  s/ U2 `2 m/ E2 C" D1.VCM的值真的需要固定在VDD的一半嗎??

2.folding cascode的OP，大大的步驟都是什麼?先調整Vb3，在碰Vb1，再調Vb2?然後再考慮是否調寬長比?

" m! H+ g( `+ Q) _# I3.寬長比初始都是先怎麼設的?例如我就會先設所有MOS的L都一樣，之後只調W不碰L....

% p5 l/ v  g& i( n9 n大大可以跳脫出我的問題自立一格的回答喔~~因為可能我的問題在大大們面前是等同大學生看小學題目一樣...
希望各位有經驗的大大不吝指教(跪拜)~~

hiyato

有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
附上他的paper讓大家研究看看。
: w0 A+ q* m0 m' l/ ~/ E* H8 a

遊客，如果您要查看本帖隱藏內容請回復

st80069

PO上小弟的hspice好了
***********folding*************
.prot
.lib 'xxxxx.lib' TT
2 |2 N4 o; u% \9 O3 L& e! O. \4 Z.unprot
* f* t" r, Z  M$ ~.globle VDD
/ V9 R& F6 V4 ~; i# ].param Lp=0.5um Wp1=5um Wn2=1.2um Wn3=1.2um Wp4=2um Wp=8um
, U# G4 ^2 ]& z; ~: C***********description****************
*****************
9 H$ O: b3 _( u; |4 w: xVDD vdd gnd! 1.2V

0 i0 |# j) U) I" ^* HVB1 vb1 gnd! 0.74v
VB2 vb2 gnd! 0.4v
, g7 O9 R! y( Z% `$ p: ]& SVB3 vb3 gnd! 0.38v
. |1 M5 L, A+ O- \. q
) @# Q8 v2 l0 Z. Y; N4 yVCM vcm gnd! dc 0.6v
VD vd gnd! DC 0v AC 1v sin(0 0.5 10k)
*VC vc gnd! DC 0V
EIN+ in+ vcm vd gnd! 0.5
EIN- in- vcm vd gnd! -0.5
*****************

0 _5 X% ^) F3 j2 jM1 n1 vb1 vdd vdd xxxx L=Lp W=Wp
M2 n3 in+ n1 n1 xxxx L=Lp W=Wp1
M3 n2 in- n1 n1 xxxx L=Lp W=Wp1
M4 n4 n4 vdd vdd xxxx L=Lp W=Wp4
M5 nout n4 vdd vdd xxxx L=Lp W=Wp4
8 e" S/ a' N) k- q9 O% C1 o3 A' ^M6 n4 vb2 n2 gnd! xxxx L=Lp W=Wn3
9 z& i8 F7 l+ K% M# ^6 s5 ~: hM7 nout vb2 n3 gnd! xxxx L=Lp W=Wn3
M8 n2 vb3 gnd! gnd! xxxx L=Lp W=Wn2
M9 n3 vb3 gnd! gnd! xxxx L=Lp W=Wn2
6 S2 u- G$ S' {4 W/ L6 L
***********analysis*************
+ {, P3 _$ i# k# e9 ]************output**************
.op
6 {( M7 K& h' x! c$ L0 A. z.option post
' s2 f. [1 [' @2 Y/ ^.tf v(nout) vd
5 F3 ~4 b% @9 q/ f. ~* K.end

) M7 i$ O' N* Q2 j- n( N& W) a6 n      v(nout)/vd                               = -115.0583
      input resistance at             vd       =  1.000e+20
/ o, B3 f, g  g      output resistance at v(nout)             =    1.0725x
增益只有115.... 要怎麼才能升到1k以上勒??

[ 本帖最後由 st80069 於 2008-5-18 02:02 PM 編輯 ]

vince

one stage op with gain 40dB
差不多極限了

st80069

原來如此...原來是到極限了...
# {# j, r. z1 Q- h% f因為小弟的解釋跟說明，造成指導老師誤判成後面的部分屬於LDO，
結果反而調不出我要的值，
小弟也跟同學討論了許久，以為會不會那張圖就是整顆OP，所以也開始試著從two-stage的方向下手
9 Q' t1 W! s$ U; k

2 R0 L( M' F5 z' ~: r0 G! k9 w# t多虧有vince大大的肯定，小弟才敢放手去做
$ T5 n* D3 Q$ D- o5 n/ X$ D; D9 K
/ Y4 _% o' Y9 K' H5 R不過，現在卻又遇到個難題，
1 q$ q9 n% U6 n電壓值該怎麼調，或者W/L該怎麼分配，
8 }5 G% k  a+ n0 C/ ~才能讓Mdrive的部份便成SATURATION??
/ Z8 F1 d9 A- U; G# ~# X調了整整一個下午，linear就是linear，說不變就是不變....
/ P. b4 `: G9 H$ L: bM5的VDS怎麼壓就是壓不下來~~~在煩請大大指教囉~~謝謝~~

mbission

MDRIVE的VGS電壓會depend on負載所需的電流(如果負回授成立的話)
0 @* N+ _: w* t6 C7 x$ }* [看起來你是MDRIVE的SIZE(W/L)不夠大,導致你要驅動負載時,GATE電壓會一直往下拉
你可以調看看

vince

能不能說明一下regulator的load是什麼?
因為看起來是IC內部的power
需要多少電流?
" u! z. w- D, W, g4 }, D  Nregulator 的load regulation spec是多少?
第一級OP bias電流多少?
% K- m: J! [5 d5 h4 l這樣比較好提供意見　

kevin

thank you for sharing this material

st80069

謝謝mbission 大大，所以調W/L就可以改變VTH?原來vth會這樣改變的...嗯嗯，我明天去實驗室試看看。
謝謝hiyato大大提供的PAPER......
回vince大大，
' Y# \+ g/ Z% p1 T' H2 Qload預計是SRAM ARRAY，是作為SRAM的供應電壓用。
剩下的...恩，也不太清楚，似乎是自己設計....
所以...就想說先以增益為目標....
' G' a% O* w3 Y1 `0 Z, x
, h+ Q6 H9 ^6 n& W[ 本帖最後由 st80069 於 2008-5-21 12:50 AM 編輯 ]

mdtjason

有資料可以參考嗎?
9 R) C. _; f/ |! ?! d8 u3 d感謝大大們的分享~~~~~~~~~~~~~~`

賴永諭

output應該可以往上再疊一級PMOS load,gain 會不只40dB吧 !!
- s1 D5 ?. x$ M( d當然會犧牲headroom

finster

如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load driving只有一級,而n-load driving卻有兩級,這個樣子會變成往上的阻值比往下的阻值小很多(除非你在size部份己經留意到了,而且己經調到最佳化的情況)
5 N% C; Z- g1 }4 Y% L( S不然,gain值應該會被限制住,而且是被p-load driving給限制住,如此一來,不管怎麼調,應該都會被限制住

vince

1. finster說的是對的  可是以你的應用不應該再把PMOS cascode來增加gain
' C, O  k6 W2 I8 u' X   原因是kbgriver所說的  
  ?, w% o. p# I1 w3 S) h/ c2. 以你的應用來說 你不清楚load current 是多大 甚至你的load current
# O0 j; v* D+ O/ N' v   是會一直變的 當你的load current 太小的時候 cascode 的pmos應該會跑進linear region
2 I1 A8 }# ]1 Q( A; I   做了也是白做
# g; V3 b/ l7 C( d; ?  c% O  E3. gain大有他的好處  可是over design只是增加自己的困擾
3 g: ^4 K/ _9 u) \   所以你應該是要去算一下你到底需要多少gain
7 z& R% j$ E- G& I% g% v4. 如果你是學生  而這個不是你論文的主要部分
% D/ w- u# K& A6 b7 h4 v   那我會建議你用更簡單的架構
! B6 ?( e$ A9 g. h   甚至把frequency compensation 改成用外掛大電容的dominate pole compensation
1 k6 {5 P1 [7 D5 u% z- c" B   除非你的很清楚你的load是什麼  你的頻寬是多少 不然你目前的compensation是有危險的
5. 你的VCM就是你的Vref 不是1/2 vdd
6. W/L 不是三言兩語可以說完的  不過  少用最小L就不會太離譜了
: c3 P2 p! B" A" B, T; t7. 指導老師誤判  =>  你有找對老師嗎?? 找沒經驗的老師做類比電路  請保重
3 M7 P7 A. I5 F: f( p& @6 Q. ]8. 今天話有點多  不好意思

squallscer

XDD
$ w4 y8 F. Z# Y  v) i不會拉，vince大大見解非常的寶貴唷！
% `2 `  |* Q) S& [更謝謝finster大為我提供的建議，
6 g/ b9 U" J3 Y% X看到各位大大為我解答，讓我求助無門的情況下感動非常了
% Z" h4 Q- N2 S" I% n- |* @. U恩，我現在就試試各位大大的方法，跟建議，
! Z6 e7 a. ?- e7 ?我試完後的結果再跟各位大大報告！
5 B5 [" o$ j9 H謝謝大大們的不吝指教....
(話說....我的專題老師....可是很強的老師....與其說造成他的誤判，還不如說他因為趕時間，而我的意見又很多，他反而覺得都有可能，只是他傾向試上面的方法...對老師真是萬分抱歉啊)

恩恩~~~對喔~~~Md處的地方，看RAZAVI後，就TWO-STAGE來說，應該再底下再接一個NMOS，給他負載，並且提供電流...
而我這部分如果以TWO STAGE的觀點來看...好像根本不會有直流偏壓的樣子....
5 o3 A& \+ `7 D2 [8 p3 Y除非如vince大大說的知道LOAD的大小跟電流經過...而小弟LOAD處，是顆sram...
3 R- R* r: W4 d* M# M# f小弟由此推得...後面是LDO當接OP正端回授後的產物了....哎呀呀~~~
. t# o# N7 B& E8 g( V
[ 本帖最後由 squallscer 於 2008-5-22 09:42 AM 編輯 ]

st80069

咦?
6 H9 v4 d0 ~7 }& F) f. H' x5 h; [' d) M話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
% [$ G& f" x. }8 _(昏頭)
9 K, w2 Q. P9 c) U- }抱歉抱歉....
finster大大說的....是指沒有MD和MC時的設計嗎??
7 ]% N: L5 X( D恩...那應該是我的寬長比設計的問題了...
我重新再重推做一次...
) H& w3 S, D. y- J
# S. E' w4 D5 }[ 本帖最後由 st80069 於 2008-5-22 09:51 AM 編輯 ]

jerryyao

原帖由 hiyato 於 2008-5-20 08:35 PM 發表
* A2 C  T$ n: i: \' M) U6 E3 y" Z有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
0 ~) k/ w  g7 u* G附上他的paper讓大家研究看看。
  ^3 y; V9 n( y) m9 V7 Z5 u**** 本內容被作者隱藏 *****

regulator領域是我的下一階段要做的目標，看別人推薦的paper比自己是找有效多了。
要錢以後再說。
$ l- `( z* [) Q& I5 o0 c" y. ~
8 Q" }$ w$ T0 c% R[ 本帖最後由 jerryyao 於 2008-5-22 01:26 PM 編輯 ]

finster

原帖由 st80069 於 2008-5-22 09:46 AM 發表
咦?
/ K" M0 K3 L# d& |9 \1 o話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
' J5 h/ B7 k# y! m抱歉抱歉....
- l; v+ w0 X9 _finster大大說的....是指沒有MD和MC時的設計嗎??
恩...那應該是我的寬長比設計的問題了...
! U( t( g- z7 C4 t6 b. T我重新再重推做一次...

3 J' L3 T0 }! Z
. p" n; a% E8 s- h) @: L3 `
' p& s! e/ z1 ^) O& s% C
不了解你指的MD和MC的縮寫意思
我個人在設計fold-cascode時,其實會先設計bias電路,因為bias電路會間接(有時候是直接)決定fold-cascode的performance
因為,我以前曾遇過當我發覺到我的OP的gain己經調不上去時,我以為己經到極限了,後來在檢查我op電路各點電壓時,才驚覺原來是因為我的bias電路而限制住我op的gain,難怪我的op的gain一直上不去
( J) g; D, d2 D9 i2 E自此之後,我才學到原來bias電路對op而言,也是一個很重要的設計重點,而這個bias電路,卻是很少人有花心思去看的

st80069

喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
6 f. n) ~+ A- b9 P2 ^很謝謝kgbriver的寶貴意見~~~
+ F: k+ p- u6 k( M. n8 f1 O看finster大大的解說，
發現OP的學問，還真是多....
' d/ t, B& {+ y9 s7 h3 r+ x# }唉...小弟新生入門，很多問題，還請各位大大們不要見怪~~~很謝謝大家~~
1 H" p" S2 Y& R. X- P0 b0 o
: v; v( U! q  t7 X3 @; h6 Z從上面感覺起來，finster大大是先給定電壓囉，然後如果沒達到飽和，就只調W/L比?

恩.....原來如此...
, i" w9 G. x/ d$ |今天發現了一個問題.....小弟的功率真是省到了一個極點....
3 W% k( f+ V5 C3 f電流總共才20u....致使M6，M7的gm小的可怕，增益因而不能提升....
+ E0 N9 R/ T' u* M: B$ s# M. b' j% P  p也就是說，如果能維持電流情況下調升W降L把gm7上升10倍，就能達到60dB了，YA~~
結果失敗....
真是牽一髮而動全身....一調就全部變樣....SAT，LINEAR都要重新....
大大們的精粹，小弟一時還真是難以上手....真是對不住啊....(慚愧)

finster

原帖由 st80069 於 2008-5-22 10:50 PM 發表
喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
* q# P& q" C' l小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
8 T. a) ?9 r3 l7 D  ]0 c很謝謝kgbriver的寶貴意見~~~
& q0 w! F3 ]& |& [) `5 W看finster大大的解說，
' O/ T  c; A# e" a3 ?, [6 ]發現OP的學問，還真是多....
唉...小 ...

+ x, [1 @8 q: {6 W$ B5 h& E) J
7 L8 C' t1 G* H; t: K; U8 Z& a3 {
/ q; N2 J, ^8 y7 `/ }* U) n我想,你有點誤會我的意思了
+ Z" z! \+ j8 h& ?1 S0 Y% Q. A1 K在設計op時,尤其是folded-cascode op,我建議一定要把bias circuit加入一起作模擬,若是直接給一個定電壓作bias雖然也是可以,但遠遠及不上實際的bias circuit來得好,而且bias circuit所產生出來的電壓未必真的是定電壓,它也會隨著製程,電壓和溫度而有所變化,所以folded-cascode op我個人是強烈建議要加入bias circuit一起作模擬
3 q6 S% k8 Y% F% Q. Q6 M5 x. v* u而我前面所言,有時候bias circuit也會是限制住op的gain和phase margin的一個因素之一,因為bias circuit若設計不好,也會影響op

st80069

原帖由 finster 於 2008-5-21 02:03 PM 發表
. }* h7 H3 X2 z( ~如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load drivi ...

% l3 V% q. n1 M2 u7 A' W7 V( p' P
嗯...3天來測試發現...結果，如果只有一級，那電流鏡那端的電流就必須極小，彌補不夠的電阻，不過...卻也為了彌補...結果導致gm7的值極小而必須加大w，或者固定小電流，gm7ro7(ro9||ro2)同時放大寬長....
: s& Q, Q- y3 B: p& q7 F! K$ @哀....然後面積就變得超大超大....