懸賞100RDB：求解HBM VSS-PIN ZAP負電壓 與 PIN-VSS ZAP正電壓的區別？

CHIP321

7 O/ o1 y3 E# ^: a多次測試中
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' J; c  ^3 b5 k, h5 t. L! y
: A6 a5 f7 W$ k$ ?/ z
0 ]/ t9 p/ s0 i$ h5 ^8 ]. FVSS-〉PIN ZAP負電壓 與 PIN-〉VSS ZAP正電壓，測試結果有很大差異（2000v以上）。
" c6 d! Y; ?/ h) y% R9 q
疑惑很久了，也見過別的朋友提出過這個問題，誠心求解
5 l& D! r; M" S0 x0 O' m! S
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8 {- `$ }2 \" ~+ b$ V. E$ ~0 i4 _" A& tPS：
+ g3 P4 o; v! `/ V3 I1假設電路結構是模擬+邏輯電路，無SR
' D5 A" ?8 |' t& R2已經做HBM仿真模擬，各個node又具備完全一致電壓差，電流值
3考慮初始值，但是在HBM發生后1ns，左右很快會被上升電壓Reset
" i) b1 J# X7 H0 v# a& C  D$ ~% Q
! [  X, l" G( X/ w2 D

marvel321

我的理解如下，希望LZ采纳：
. O$ J9 q% L, u) u, G* a5 Z+ B$ `" C! D+ x0 b
) `7 E, u4 q8 S3 \/ U3 O- p& h假定在线路中有一个MOS管，Drain接到Pin，Source，Sub接到Vss，Gate接到内部电路。
* X1 \2 R: D- p) S6 Y4 v假定初始状态整个电路处于0电位，
Pin-Vss正电压时，Drain端电位升高，由于Gate到Drain之间寄生电容的影响，Gate仍处于低电位，因此该MOS管处于关断状态；
Vss-Pin负电压时，Source，Sub电位降低，由于Gate到Source，Sub寄生电容影响，Gate处于高电位，，此时MOS管处于开启状态；

, W( _7 {# r, `/ C如此，在两种测试方式下，MOS管的状态不同，也就造成HBM结果不同。

sendow

首先要先考慮電路佈局的問題: 1. 是否有其他寄生元件
                                                            2. Junction順逆偏造成的差異
: q/ P0 p0 M1 u( Q% O
" O# T" I9 j9 Q9 ]再者如果是單顆元件應該有接近的HBM level
如果是複雜電路應該要以最小值來估算, 這才是這個電路真正的HBM level.
" K2 D( Y+ K- \0 @0 Z+ W* a
但是仍要考慮該電路實際應用面,是否會有遇到VSS-PIN負電壓的情況~
system level有時可以排除很多在chip level遇到的情況.

postme

多次測試中
) W7 B" V: _; r: H8 E, h---------------------------------------------------------------------------------------- ...
CHIP321 發表於 2011-12-30 10:35 AM

1 I9 I9 n5 u" }: t6 @/ `* W. ]+ A/ p
看似相同的注入出现不同的结果，好奇怪，测试点的对称性

postme

应该是接地线的分布参数的问题我猜

postme

看以前这个帖子发现同样的类型问题，可以参考一下，希望Lz能共享事情发展的进展！！！
( g$ Y5 ~. l* n% o* D0 j! h8 z2 }# Hhttp://bbs.innoing.com/thread-11817298-1-5.html

sendow

沒辦法畫圖, 大家聯想一下或者自己畫張圖,
' t( p, J; [: f+ F* Z! K( D6 h. H( p
4 B/ N5 o1 x8 v. v8 p舉例GGNMOS single device for HBM test
9 a  |4 P0 F4 Q  k4 q, g! p: y6 A  Zonly 2 pin (I/O and GND)
/ w) T% ^. G9 ~) |* J- x9 ~
GGNMOS (drain-I/O; source & gate & sub - GND)
記住ESD一個重要rule, drain contact spacing會放大,

5 k/ `; T* n! z& F- a' C* e* ]假設從drain(I/O)打正電壓, 因為cont rule有放大,HBM pass 3K
3 l' s$ N# P  C, F反之, 從GND打負電壓, source cont rule沒有放大, 所以HBM<2K
$ B- t2 W. C1 A; n2 Y
- j- l0 _) c- k6 `這是最簡單的情況下說明了, 如果是circuit, path更多更複雜,
' L9 j5 e' {; X+ H" Z$ O要考慮可能反過來打負電壓其實是沒有ESD bypass path~

(這樣大家知道為何會有差異了嗎? 各位先進也可以提出其他看法)

CHIP321

回復 7# marvel321
$ X0 r" N' k% H: mDear，您的观点和我之前的理解的非常接近，但是这个才是我开始疑惑的原因。
这个问题很多人遇到过.通过改善措施可以提高ESD LEVE,所以应用中可以避免回答这个问题。但是据我所知产生原因从来没有被清晰的解释。
" `$ o8 k- }3 `搜集到的可能的解释有：
2 `7 [9 o& G5 T4 Z
1：“能量”传输接入点不同，一者是从VSS-PIN,一者是PIN-VSS(可能来自传输线理论，但是没有更详细的说明)
; R. p+ S4 ?' `, s& `) e2：从两个不同测试，不同端口看，电路拓扑结构不同
3：机台测试电路与测试模型是有差异的，差异导致不同
4：浮栅初始电位差异

* v# p8 y8 @% |: N对于1，缺乏更完善描述问题的资料，不理解。
对于2，虽然拓扑不同，但是各个节点压差并无差异，会引起损坏不同吗？
% E6 E$ H. [# B& ^  B* D对于3，缺乏资料，待验证
对于4，我最认可的答案

但是
" U  h# r9 x% j6 h0 x: y若ESD Devices Gate 与source未连接到一起，marvel sir描述的问题的确存在，而且的确是两者不同之处；甚至可能会由于锁定电路导致逻辑，Gate电压差异，如果这些电路加入在ESD控制部分，也可能导致差异，这些问题都曾经发生过。
+ P( H& D$ D4 s. A1 ]" Y但是我们在ggmos中，未含有SR锁存器的情况下，依然遇到这种问题，则很难解释。
我们也对这种情况做了仿真模拟，事实上，即使把Gate上寄生电容电阻（包括线电容，线电阻）增大10倍，在脉冲发生时候，Gate电位在小于1纳秒左右即被重置，影响甚微。
; B8 T$ Z6 S2 z8 K3 F' e; X5 N) }而EMMI也依然证实ESD Device 挂掉了，使得之前的理论无法解释实验。姑且吧责任归结于机台了。

问题搁置很久了，感谢marvel321 sir，这个差异应当是确切而且贴近题目的。
* A+ p) I* i& h其它讨论也很有意义，但是还没有很明确证实对ESD 测试的影响
% r$ E' r: S7 k- s5 C悬赏结束，但是还希望大家能继续关注这个问题，把好思路Share出来~，完善这个问题点。