懸賞100RDB：求解HBM VSS-PIN ZAP負電壓 與 PIN-VSS ZAP正電壓的區別？

CHIP321

# F0 R3 |4 `4 a  g1 F) |
多次測試中
# Z- e2 }; H, \9 u---------------------------------------------------------------------------------------------------------------
' f" P6 O* x+ R! M" H8 A, v

* r9 \  M$ T4 K# c; N/ \/ pVSS-〉PIN ZAP負電壓 與 PIN-〉VSS ZAP正電壓，測試結果有很大差異（2000v以上）。
! b: Z, G; W5 d% P
疑惑很久了，也見過別的朋友提出過這個問題，誠心求解
, O4 d( @, A, U6 n. h' X) k3 L
; w" K+ B# R6 W/ F----------------------------------------------------------------------------------------------------------------
' r0 y% H7 N2 C8 Y" i+ A  f5 pPS：
4 z& F( h7 T3 l1 S/ ?6 P0 {1假設電路結構是模擬+邏輯電路，無SR
9 Y/ o$ G0 C6 r; O" Z2已經做HBM仿真模擬，各個node又具備完全一致電壓差，電流值
. E5 R+ l9 w& O5 P% [  m+ o0 N3考慮初始值，但是在HBM發生后1ns，左右很快會被上升電壓Reset
% h' H' z5 F6 V. y2 M) h
* c0 a4 L; t. t0 L8 ^; Q6 M

marvel321

我的理解如下，希望LZ采纳：
: i, E: C2 o% O' h
6 C6 {! @& h# j6 O( k  s0 m6 X# W假定在线路中有一个MOS管，Drain接到Pin，Source，Sub接到Vss，Gate接到内部电路。
假定初始状态整个电路处于0电位，
7 K3 S% |9 M! P3 hPin-Vss正电压时，Drain端电位升高，由于Gate到Drain之间寄生电容的影响，Gate仍处于低电位，因此该MOS管处于关断状态；
Vss-Pin负电压时，Source，Sub电位降低，由于Gate到Source，Sub寄生电容影响，Gate处于高电位，，此时MOS管处于开启状态；

5 w) `  u$ C, J% J1 W+ s3 Q如此，在两种测试方式下，MOS管的状态不同，也就造成HBM结果不同。

sendow

首先要先考慮電路佈局的問題: 1. 是否有其他寄生元件
                                                            2. Junction順逆偏造成的差異
+ _# v4 ~1 ]5 m0 S0 }
再者如果是單顆元件應該有接近的HBM level
* s: G/ r: p7 {) ]" p3 d如果是複雜電路應該要以最小值來估算, 這才是這個電路真正的HBM level.
" h: z: u5 e2 d6 g; ~0 D" [; A% ?) A
% S0 |, x# `) U  r但是仍要考慮該電路實際應用面,是否會有遇到VSS-PIN負電壓的情況~
system level有時可以排除很多在chip level遇到的情況.

postme

多次測試中
2 L/ _/ |; H$ Z1 g( a---------------------------------------------------------------------------------------- ...
CHIP321 發表於 2011-12-30 10:35 AM

. A/ K2 T3 K2 u6 b5 M: P
  }) N; Q* H8 w( C( c; B看似相同的注入出现不同的结果，好奇怪，测试点的对称性

postme

应该是接地线的分布参数的问题我猜

postme

看以前这个帖子发现同样的类型问题，可以参考一下，希望Lz能共享事情发展的进展！！！
  H' |- v; u6 S8 c' y+ N4 lhttp://bbs.innoing.com/thread-11817298-1-5.html

sendow

沒辦法畫圖, 大家聯想一下或者自己畫張圖,
0 e5 m! x. {& Q$ Q. [
+ u- H0 f. _0 R% A, @舉例GGNMOS single device for HBM test
only 2 pin (I/O and GND)
  R7 ^5 C7 |, k3 K2 c2 C' f5 Y5 y( o
GGNMOS (drain-I/O; source & gate & sub - GND)
# k. b6 h+ g+ f記住ESD一個重要rule, drain contact spacing會放大,
" Z. L- a( q9 u  m
假設從drain(I/O)打正電壓, 因為cont rule有放大,HBM pass 3K
# Y6 B% y+ C4 W5 R4 @反之, 從GND打負電壓, source cont rule沒有放大, 所以HBM<2K

  C3 H) ^. A# d3 p% A) ?這是最簡單的情況下說明了, 如果是circuit, path更多更複雜,
! s6 F/ p: P- s' z' M$ k1 {! B; i$ o要考慮可能反過來打負電壓其實是沒有ESD bypass path~

, Q& E: Z! o# N(這樣大家知道為何會有差異了嗎? 各位先進也可以提出其他看法)

CHIP321

回復 7# marvel321
8 L8 R& S4 G) [5 q" x( Z, IDear，您的观点和我之前的理解的非常接近，但是这个才是我开始疑惑的原因。
2 t; m2 V! G9 l1 }2 i% K5 J这个问题很多人遇到过.通过改善措施可以提高ESD LEVE,所以应用中可以避免回答这个问题。但是据我所知产生原因从来没有被清晰的解释。
搜集到的可能的解释有：
. G  x. J& x& L4 _6 M8 t
1：“能量”传输接入点不同，一者是从VSS-PIN,一者是PIN-VSS(可能来自传输线理论，但是没有更详细的说明)
; G  ~- z) D9 g( r- w; A2：从两个不同测试，不同端口看，电路拓扑结构不同
3：机台测试电路与测试模型是有差异的，差异导致不同
+ f% I& s0 j, I- R2 J4：浮栅初始电位差异
2 t  z) V9 j. D) M, `  H9 Z
; q4 r6 y) Y2 {' b对于1，缺乏更完善描述问题的资料，不理解。
对于2，虽然拓扑不同，但是各个节点压差并无差异，会引起损坏不同吗？
1 u. O& D+ w3 t' q: z对于3，缺乏资料，待验证
对于4，我最认可的答案

" X! E4 }$ L2 Z3 {$ _1 w6 w6 B但是
若ESD Devices Gate 与source未连接到一起，marvel sir描述的问题的确存在，而且的确是两者不同之处；甚至可能会由于锁定电路导致逻辑，Gate电压差异，如果这些电路加入在ESD控制部分，也可能导致差异，这些问题都曾经发生过。
但是我们在ggmos中，未含有SR锁存器的情况下，依然遇到这种问题，则很难解释。
6 P$ Q) v. d6 s; H7 o/ o我们也对这种情况做了仿真模拟，事实上，即使把Gate上寄生电容电阻（包括线电容，线电阻）增大10倍，在脉冲发生时候，Gate电位在小于1纳秒左右即被重置，影响甚微。
( i/ N( m: j2 V$ W3 V+ E" c而EMMI也依然证实ESD Device 挂掉了，使得之前的理论无法解释实验。姑且吧责任归结于机台了。
! G0 L9 c" ]# n1 D' \
问题搁置很久了，感谢marvel321 sir，这个差异应当是确切而且贴近题目的。
9 A9 n  m- a& ?' F5 [其它讨论也很有意义，但是还没有很明确证实对ESD 测试的影响
& u; P% i/ B4 {* `1 m悬赏结束，但是还希望大家能继续关注这个问题，把好思路Share出来~，完善这个问题点。