PLL 的實現方法?

kolong

請問cpld可否能把一個input的frequency倍頻....
倍頻是否只能用PLL的方法?
最近遇到這個問題...想看看各位的看法..

tommywgt

答案是可以的, 只是就以成本來看的話划不來而已

kolong

用cpld的話...
/ y, b2 H) p; _+ s  m: Oeffort會有多大呀....有沒有一個概念的數字
另外...如果input的頻率很低(60Hz..)...
- h) N% S- O) I1 v" _2 _cpld還是有可能做到嗎...
因為問過代理商...是沒辦法supprot那麼低的頻率...嘻嘻

[ 本帖最後由 kolong 於 2007-3-17 06:20 PM 編輯 ]

tommywgt

你可以上中央圖書館查一下, 有一篇碩論論這一件事.
4 r1 [' S4 |) v+ @' w
輸入頻率是60的話, 很明顯的是想拿市電的信號來倍頻吧, 如果只是要一個也許不是那麼準的clock source的話, 該有更簡單的方法才對

kolong

不是要用市電的信號...
, t# V; @! D% ^& O是要用panel裡面t-com的v-sync來同步led driver...
/ W# ?) p0 ?6 B5 `3 W# O所以不是clock generater的function..
目前我是想用cd4046...不過filter方面就傷腦筋了...

tommywgt

如果你能講的更詳細點的話, 也許可以幫上忙也說不定

kolong

搞了二個禮拜的CD4046 (PLL)..還是覺得無解....
- r; P* o$ y: y9 s' Z) F我的function如下..
: c( y3 l! x6 I! x0 J9 }( N9 Y用60hz的frequency去產生2.457Mhz 的frequency...
2.457Mhz是要給LED driver當clock input用的...
8 i4 w# V4 s7 B1 z" m! ]這樣LED driver所產生PWM才可以跟V-sync同步...
: [/ E/ H/ E5 l7 f現在遇到的問題有下列幾點..
" \; i' Y+ a* F' s% {0 e2 e8 h1. 60Hz要產生2.457Mhz.....60*40950 = 2.457Mhz..
5 k- C. ?1 V7 s$ I$ [9 @   因為40950實在是太多倍了...這樣VCO平均一個level大概只有不到1mV...
1 v$ T; C1 ]2 ~# ]9 u" u   noise就比1mV還大的多了...
1 j  f# F5 ~+ N: {7 c# U) r2. 60Hz實在是太慢了...所以不可以用被動式的filter..只能用主動式的(就是用op啦)
$ S- D$ M  C; ?& F" A$ ]   按照datasheet的公式..所算出來filter的R跟C..只能當參考.. (果然..類比的東西都要靠經驗)
   實驗了一個禮拜.總算感覺filter有在動,不過目前還是有一些問題還搞不清楚..
) f4 _! x6 b+ v% x4 P) ~
不知各位大大是否還有其他的idea可以實現這個function....(用60hz去產生2.457mhz)

tommywgt

如果你還是想用CPLD的話, 不介意的話留下連絡方式我找人幫你如何?

ssejack1

個人看法:
/ g5 i0 q* W. ~" A將 sync. signal 當成 enable信號, CPLD 內部電路用 OSC 產生工作 clock 信號源,藉由 sync. 來  enable 應較容易實現吧!?

kolong

其實用PLL產生2.457MHz的clock給led driver
最後所產生的pwm還是跟v-sync不同步啦...
所以現在改變做法...
直接用60hz產生600hz的pwm...
( {1 x) ?. |7 \6 {* `+ G! i6 a' r. |duty就一直去sample  led  driver的pwm就可以了..
目前60hz-->600hz已經ok啦...剩下的就是去sample led driver 的pwm..
2 Q  q1 T# \. i3 L5 ^; G; M
/ b2 N! A# O% F感謝各位先進的幫忙呀
. P) @4 j: }# I* U
; f- U3 Z0 I! J! W, y5 Z2 b- h另外...想做一個shift的function..
led  driver的pwm進來...送出去的pwm要shift 60度或120度..
是否有比較簡單的想法呀...

tommywgt

如果倍頻是成功的, 那phase shift就只是調整cycle中的1->0, 0->1的時間, 不是嗎?

zanthia

如果 jitter 要求不是很嚴格的話,
利用 74297 的電路來參考 60Hz 或許可以;
DCO (ID counter) 跑在 2.457M * 32 對 CPLD 應該是很容易作到...

kolong

原帖由 tommywgt 於 2007-4-16 02:14 PM 發表
" W2 k: p9 R2 O. e: i! ], T如果倍頻是成功的, 那phase shift就只是調整cycle中的1->0, 0->1的時間, 不是嗎?

想法是這樣沒錯啦..
以2.457MHz的clock來說...
你會需要12bit的counter來數high是多少跟low是多少..(因為pwm的duty是會變的)
shift-->one counter
" p9 h, K5 }2 d! L: r8 s0 }' Wmemory high-->one counter
0 _) g: F5 M+ ~3 c, `  k* y# \memory low-->one counter
我目前是要用到四個counter...
不過這樣做起來感覺很不好...

而R G B各要一組shift..
128microcell已經被我寫爆了...唉....

其實光是寫同步的的code...128microcell就已經被我寫爆了呀
9 V5 T$ h1 v8 m  j(目前是用lattice的 iM4A5 128/64)
4 K1 a. J" C/ X; Y" t! X% E2 H
' K2 D+ B" F+ Q: [- t7 u$ _: j所以才會問各位先進是否有其他的想法.....

tommywgt

128microcell在一般的應用可以放一大堆東東也...
' R9 z: L- l: k' d你的design很大嗎?

tommywgt

也...回到你回的問題...
要做phase shift可不用改到duty cycle啊...

kolong

原帖由 tommywgt 於 2007-4-23 04:30 PM 發表
也...回到你回的問題...
要做phase shift可不用改到duty cycle啊...

# G7 X1 z; d8 g+ f

. M$ P0 c1 g1 r8 J, t6 `其實我shift要做....duty 也要改..
% t  A- @: b2 |' i/ E所以才需要那麼多的counter...

tommywgt

願意把所有的規格列出嗎?
也許可以放到64 micro cell也說不定...

kolong

RGB三組pwm要用到12bitx3
- _- U" p$ J/ Q# {- B  \0 _( \" xoutput也要三組RGB 12bitx3
8 s# o8 _4 M! X: {- v/ N4 E- i 同步需要一組12bit counter

其實我用到的reg..大概就要180個了
所以64 microcell是不太可能啦...

eject

問一下下...

1 ]0 a) T; d. M你有HSYNC可用嗎? MODE 有固定嗎 ?
有的話至少已經上 KHz
: K" e- j. c: `+ ?! J而且就倍數來說一定也會跟VSYNC同步吧

kolong

原帖由 eject 於 2007-6-8 07:19 PM 發表
8 i( X; n0 m& ]2 i+ ]9 |問一下下...

7 a: M0 d$ R  h1 n' c4 m: {/ j; E你有HSYNC可用嗎? MODE 有固定嗎 ?
  _5 e& A; S2 v3 s! G有的話至少已經上 KHz
- A# W, k! p# _% k而且就倍數來說一定也會跟VSYNC同步吧

+ F2 q. O9 z8 q9 ^% z- ~: [

, s% `- Z0 V, h7 F0 ~! l* F是有H-sync啦...
不過不能用h-sync來做...
9 V$ E  @9 Z& M3 P+ M) D因為用h-sync來當triger所造出來的訊號不一定會跟v-sync同步.