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回復 #17 happpyend 的帖子
: [1 h6 c+ E; m5 h# b8 {1 x
(1)) o5 N8 w/ ~8 c/ [& R+ l
ERROR: Error in board description file (step device/TAP)& V6 q% ~9 W( z. q! S. F, v, [! e
0 j$ Z& b: j. T2 C' r) d; M4 }0 L指你的board file .brd寫錯了, 無法對映到硬體實際JTAG scan chain架構0 s) A0 T1 {" G
! R3 H# u) y, D5 ?3 C# k. E# E9 x
(2)( M% k: l7 J4 B3 P/ ^; B
利用procards utility燒image到JATG與memory mapping無關
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" t1 v+ t8 ^0 I/ B+ C1 v4 ^7 I(3)7 s( p/ N A: N' Y
4.3 Configuring the FPGA from flash的資料是利用switch S2來決定兩件事3 ]2 q) p! }) v8 J
a. boot時FPGA從PROM中load那一塊image
' I, p3 `% |3 `$ y4 Lb. FPGA在memory中的address配置' l1 |4 S) \# V `. m) Q" C# E7 d3 i
: E- q% g* _! g; j4 \(4)
& e6 i ~1 B9 mStep3TAP = 後面填的是這個scan chain中, 現在所看的device所對應的TAP controller編號8 t' o+ Z/ @0 D* d g
Procards utility的pdf多kk就懂了
5 O v1 P/ b2 M' ]% g" x$ o
, n1 v( \( T& S9 C0 v; X(5) FPGA start clock設定是利用ISE在implement出FPGA image的一項設定, default是cclk
) r! |' O3 V+ J. w, m. ?4 U當你產生的image是要直接寫進FPGA中的configuration sram中的話, 設為JTAG, 因為現在是透過multi-ice/realview-ice的JTAG clock作為寫入動作的clock參考.
4 |; Q/ i4 |$ B5 C; V0 |當你產生的image是先寫到PROM中, 在開機時才由FPGA去PROM中抓時, 設為CCLK, 因為這時從PROM: m7 u q- a* v) b V' C
中抓, 不論是Master serial或Slave serial機制, 都會用系統中的clock作寫入的依據1 I' H% `0 l" m+ ^
5 x' B& x! k3 `(6)
) \% [ q2 ~0 `1 ^你的癥結點在於brd file寫錯了, 另外, 有些基本功看來欠缺的有點嚴重, 建議你基本功先練好.
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board file的寫法去找有到cic上過MP-SoC Prototyping and Verification的同學借講義看, 裡面有寫到 |
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