懸賞100RDB：求解HBM VSS-PIN ZAP負電壓 與 PIN-VSS ZAP正電壓的區別？

CHIP321

0 A  A! f3 R; ~; M+ L' G/ ~& y多次測試中
8 [* M" \" K% {$ m, ~: e---------------------------------------------------------------------------------------------------------------
3 V( f7 Z( V6 u. }; k6 P1 C

2 [+ Y% G, W6 [* ]6 U/ v) D+ b0 ~$ U/ FVSS-〉PIN ZAP負電壓 與 PIN-〉VSS ZAP正電壓，測試結果有很大差異（2000v以上）。

* e* J& q( p( @3 b疑惑很久了，也見過別的朋友提出過這個問題，誠心求解

. p/ l0 @$ z8 j' d# W: ^----------------------------------------------------------------------------------------------------------------
3 ]& w/ H+ D+ BPS：
* a+ S, P! H+ Y& r& H5 p* V1假設電路結構是模擬+邏輯電路，無SR
# @9 j2 t1 n$ ?. x( x' K( a5 g) g5 f+ \2已經做HBM仿真模擬，各個node又具備完全一致電壓差，電流值
3考慮初始值，但是在HBM發生后1ns，左右很快會被上升電壓Reset

marvel321

我的理解如下，希望LZ采纳：
. k* Y9 Z6 ~) U/ i, v
假定在线路中有一个MOS管，Drain接到Pin，Source，Sub接到Vss，Gate接到内部电路。
9 @/ g1 _9 I) I8 J5 l0 @  p  N0 g假定初始状态整个电路处于0电位，
9 d1 @# P7 g# j5 UPin-Vss正电压时，Drain端电位升高，由于Gate到Drain之间寄生电容的影响，Gate仍处于低电位，因此该MOS管处于关断状态；
Vss-Pin负电压时，Source，Sub电位降低，由于Gate到Source，Sub寄生电容影响，Gate处于高电位，，此时MOS管处于开启状态；
7 A0 M* i: I; {. G
+ R2 p" A1 l- Y- L4 k' T! f如此，在两种测试方式下，MOS管的状态不同，也就造成HBM结果不同。

sendow

首先要先考慮電路佈局的問題: 1. 是否有其他寄生元件
- y) l0 W0 y4 p& T  b7 r( [                                                            2. Junction順逆偏造成的差異
9 s; c: `9 E6 b$ |8 u) C- y& ~* A
( R( f% j5 a6 C5 G; E再者如果是單顆元件應該有接近的HBM level
) Z8 Y4 T9 b; \5 {9 O) |如果是複雜電路應該要以最小值來估算, 這才是這個電路真正的HBM level.
1 Q0 y( A, K! l2 r) M
/ p8 t9 ^) d8 c但是仍要考慮該電路實際應用面,是否會有遇到VSS-PIN負電壓的情況~
- g* O5 T: l1 y* o  csystem level有時可以排除很多在chip level遇到的情況.

postme

多次測試中
# Q/ [  N5 w0 y$ i* B---------------------------------------------------------------------------------------- ...
6 e/ v8 c. F+ w( G! Y+ pCHIP321 發表於 2011-12-30 10:35 AM

, o, y4 Y1 S' B6 ?" S
6 M  q4 C$ z3 S( l( _9 J3 v1 e! w  {, o6 q看似相同的注入出现不同的结果，好奇怪，测试点的对称性

postme

应该是接地线的分布参数的问题我猜

postme

看以前这个帖子发现同样的类型问题，可以参考一下，希望Lz能共享事情发展的进展！！！
( G' \& W0 _6 Y2 g9 jhttp://bbs.innoing.com/thread-11817298-1-5.html

sendow

沒辦法畫圖, 大家聯想一下或者自己畫張圖,

舉例GGNMOS single device for HBM test
  O- h" V# w/ ?2 A1 Lonly 2 pin (I/O and GND)
9 i# K5 l7 j! D
GGNMOS (drain-I/O; source & gate & sub - GND)
記住ESD一個重要rule, drain contact spacing會放大,
+ f! L+ p: |- G9 v+ N# V
% q- ?6 V8 i% ?  V" {假設從drain(I/O)打正電壓, 因為cont rule有放大,HBM pass 3K
反之, 從GND打負電壓, source cont rule沒有放大, 所以HBM<2K
6 `6 x6 {3 U3 Z/ p+ G( a
) L( G  c6 h) S& ]- P3 R: F) x' [3 |這是最簡單的情況下說明了, 如果是circuit, path更多更複雜,
9 N, z' |9 H- u& J要考慮可能反過來打負電壓其實是沒有ESD bypass path~

4 b& y5 a) _/ [3 V( ?: M: }(這樣大家知道為何會有差異了嗎? 各位先進也可以提出其他看法)

CHIP321

回復 7# marvel321
/ ^+ B( N: k7 o& `7 JDear，您的观点和我之前的理解的非常接近，但是这个才是我开始疑惑的原因。
! \; \. K6 D9 N$ _' b: F4 C: e这个问题很多人遇到过.通过改善措施可以提高ESD LEVE,所以应用中可以避免回答这个问题。但是据我所知产生原因从来没有被清晰的解释。
5 z: t7 c; e4 r搜集到的可能的解释有：

1：“能量”传输接入点不同，一者是从VSS-PIN,一者是PIN-VSS(可能来自传输线理论，但是没有更详细的说明)
4 J: j  T9 [5 W4 U2 ~2：从两个不同测试，不同端口看，电路拓扑结构不同
  m2 k5 X1 [* H7 ?3：机台测试电路与测试模型是有差异的，差异导致不同
4：浮栅初始电位差异

对于1，缺乏更完善描述问题的资料，不理解。
对于2，虽然拓扑不同，但是各个节点压差并无差异，会引起损坏不同吗？
对于3，缺乏资料，待验证
. B  i- B! N4 Q; Z! U8 V5 z& j对于4，我最认可的答案
6 M0 D9 g( x2 e( K* }9 G/ g/ L
但是
- @( z7 F2 V' P' ~$ c- Y若ESD Devices Gate 与source未连接到一起，marvel sir描述的问题的确存在，而且的确是两者不同之处；甚至可能会由于锁定电路导致逻辑，Gate电压差异，如果这些电路加入在ESD控制部分，也可能导致差异，这些问题都曾经发生过。
但是我们在ggmos中，未含有SR锁存器的情况下，依然遇到这种问题，则很难解释。
我们也对这种情况做了仿真模拟，事实上，即使把Gate上寄生电容电阻（包括线电容，线电阻）增大10倍，在脉冲发生时候，Gate电位在小于1纳秒左右即被重置，影响甚微。
而EMMI也依然证实ESD Device 挂掉了，使得之前的理论无法解释实验。姑且吧责任归结于机台了。

2 X7 Y3 T$ f% c+ U' p; C; f0 i+ ^2 Y问题搁置很久了，感谢marvel321 sir，这个差异应当是确切而且贴近题目的。
其它讨论也很有意义，但是还没有很明确证实对ESD 测试的影响
2 f! q7 V; X& _: W0 b' m: X悬赏结束，但是还希望大家能继续关注这个问题，把好思路Share出来~，完善这个问题点。