[問題求助] PLL 的實現方法?

[複製鏈接]

eject

21^#

發表於 2007-6-10 21:50:08 | 只看該作者

... 這樣說吧
如果有 PIXEL CLK 就用它除頻
如果有 HSYNC 就用它倍個幾次

因為 PIXEL(DOT), HSYNC, VSYNC 之間有一定的倍數關係
如
640x480@60Hz => 25.175MHz (39.7ns)
DOTx800=HSYNC, 39.7ns x 800 = 31.469us
HSYNCx525=VSYNC, 31.469us x 525 = 16.52ms (60Hz)
所以這樣的CLK一定會和VSYNC同步 (詳見VESA Monitor Timing SPEC)

接下來如果要VSYNC時不出CLK.. 那就用個AND閘吧 (看你用哪個MODE, SYNC有High或Low)

還是我想的清況和你不同呢?

回復支持反對

使用道具舉報

tommywgt

22^#

發表於 2007-6-11 15:02:01 | 只看該作者

這樣子做出來的phase error會很大也, 要先看規格的要求一下下

回復支持反對

使用道具舉報

kolong

23^#

樓主| 發表於 2007-6-17 11:12:57 | 只看該作者

原帖由 tommywgt 於 2007-6-11 03:02 PM 發表
( \/ ]# E3 i9 Y. B3 ?這樣子做出來的phase error會很大也, 要先看規格的要求一下下

嘿嘿....沒錯..
所以我現在還是用60hz去產生600hz..
另外一個原因是因為客戶只會給我60hz的訊號啦...

回復支持反對

使用道具舉報

tommywgt

24^#

發表於 2007-6-20 13:39:55 | 只看該作者

不過我還是覺得也許會有更好的方法來設計這個東東的, 所以才會說介紹個人給之類的...哈

回復支持反對

使用道具舉報

tieyuhsun

25^#

發表於 2007-9-10 06:26:03 | 只看該作者

//可直接透過synthesis  tool用於PLD，FPGA不可 LUT delay則要採其他方式。
//所有註解都要保留

`timescale 1 ns / 1 ns
module xclk(sclk,ena,set,outp);

input sclk,ena;
input [1:0]set;
output outp;

wire outp;

/**** Node preservation for nodeA **************/

//exemplar attribute nodeA_5 preserve_signal true

//exemplar attribute nodeA_4 opt keep

/**** The following comment form also works ****/

//exemplar attribute nodeA_3 preserve_signal true

//exemplar attribute nodeA_3 opt keep

/**** The following comment form also works ****/

//exemplar attribute nodeA_2 preserve_signal true

//exemplar attribute nodeA_2 opt keep

/**** The following comment form also works ****/

//exemplar attribute nodeA_1 preserve_signal true

//exemplar attribute nodeA_1 opt keep

/**** The following comment form also works ****/

/*exemplar attribute nodeA_0 preserve_signal true

exemplar attribute nodeA_0 opt keep*/

wire nodeA/* synthesis syn_keep=1 opt="keep"*/;
wire nodeA_0/* synthesis syn_keep=1 opt="keep"*/;
wire nodeA_1/* synthesis syn_keep=1 opt="keep"*/;
wire nodeA_2/* synthesis syn_keep=1 opt="keep"*/;
wire nodeA_3/* synthesis syn_keep=1 opt="keep"*/;
wire nodeA_4/* synthesis syn_keep=1 opt="keep"*/;

assign#1 nodeA_0  = sclk & ena;

assign#1 nodeA_1 = ~ nodeA_0;
assign#1 nodeA_2 = ~ nodeA_1;
assign#1 nodeA_3 = ~ nodeA_2;
assign#1 nodeA_4 = ~ nodeA_3;

reg xout;

always@(nodeA_1,nodeA_2,nodeA_3,nodeA_4,set)
  casez(set)
1: xout =#1 nodeA_2;
2: xout =#1 nodeA_3;
3: xout =#1 nodeA_4;
default: xout =#1 nodeA_1;
  endcase

assign#1 nodeA = xout;
assign#1 outp = ena ? nodeA^sclk : 1'bz;

endmodule

`timescale 1 ns / 1 ns
module xclk_tf();

// Inputs
reg sclk;
reg ena;
reg [1:0] set;

// Outputs
wire outp;

xclk UUT (
      .sclk(sclk),
      .ena(ena),
      .set(set),
      .outp(outp)
      );

initial begin
         sclk = 0;
         ena = 0;
         set = 0;
end

always# 5 sclk = !sclk;

initial begin
#100
   ena = 1;
#2000
   set = 2;
#2000
   set = 3;
  #2000
  $finish;
end
endmodule // xclk_tf