charge pump 鎖相環電路LPF參數如何確定？

liangshangquan

我在設計一個charge pump 鎖相環電路，已經流片一次了。LPF電容采用外接。現在需要將LPF 電容改版，放在chip里面。現在遇到了一些問題，希望朋友們能幫助我下下。

3 ~; F, \- J6 `8 F基本情況如下：
1）0.35um的CMOS工艺
" m7 o, L* K: h% {2) LPF是三阶的傳統結構，电容采用PIP电容，由于面积的限制，总的C的大小大概为1nF。
3) PLL的输入频率范围可以是6-160MHz之间变化的，输出频率范围是在96-400MHz范围变化的。
4) VCO的输出有个分频模块，在環路內可以 實現 4、 8、 16、 32的分频控制。
/ I8 n; p4 G& W& @) f: ?/ b" {1 O
/ @  d. _. m0 Z0 V經matlab計算和電路遇到的問題：
9 x9 j- @/ x: X- A: c1）由于主滤波器的电容太小，我的LPF出来电压纹波很大，我早上算了下，由500多个ppm。多大的波紋是可以 容忍的？設計 時該如何減小呢？
0 M9 b; y( q8 F" T( C9 r2）电路做trans仿真，可以完成鉴频并且锁定。但是無法實現零相差，相位上总是反馈信号要超前參考信號一些。从charge pump的控制电平上看，总是在给LPF充电，可是总是充不到所要的电压上。這是什么原因，該如何解決呢？
3） 根據如前的應用頻率，我的交叉頻率多大最為合理。可是如果是100－200K rad/s，主濾波器的電容無法做到nF 的數量級。
0 y+ B" Y: w- p8 R
/ o  ?, w% k" H4 G請高手為小女子指點迷津，謝謝

simenkid

1) 設計時通常是縮小您的迴路頻寬或是增加阻尼即可
( C+ D, X. [# e4 j; M3 t# }2) 看不太懂您的意思.... 但我參您可以檢查一下充放電電流的匹配度
　鎖相不一定要0相差才是鎖相, 要看相位頻率偵測器的種類, 只要回授訊號與參考訊號之間有一固定相位差即可
7 ?# T$ y" \1 z( ~6 X( a　通常不是0相差可能來自電路本身些微延遲所造成的
6 \9 S1 A9 I( {5 g& j; m& U3) 看不懂"交叉頻率"是什麼意思, sorry

liangshangquan

不好意思，Eleen的一個PPT上寫的交叉頻率的概念，cross frequency。我的理解應該就是環路帶寬吧。
7 _1 _4 y$ ^: x" W* M0 e# n: I" e
  S. m# O" c2 N5 B1 G3 [由于我的PLL 是PFD＋charge pump型的，如果我的LPF做得理想應該是可以做到相位鎖定的。
) }% ~3 n- v3 K0 V; W! \6 z" @( s
謝謝您的解答。

finster

PFD是Phase Frequency Detector的縮寫,亦即它可判斷PLL的input和output頻率的phase及頻率的誤差,進而反應到charge pump及LPF作出反應,然後再調整VCO
一般而言,要作到相位鎖定和charge pump比較沒有關係,真正要留意的反而是PFD電路,因為PFD電路會有dead zone的問題,而這個會造成PLL的input和output頻率有一個相位誤差存在,如何改善PFD的dead zone,目前有好幾種架構都己經有發表在paper上了
3 l/ b5 F: d: f再者,即使PFD電路是採用沒有dead zone的架構,在layout的安排上也要非常小心,如果其UP及DN的path不平均對稱的話,一樣也會造成相位差存在
* j, S9 e0 Y; H/ H! S
5 K- q' \' A+ x如果你覺得你的ripple過大,那麼,我倒是建議你計算一下你的damping factor為多少?VCO的gain為多少?charge pump current又為多少?natural frequency又為多少?LPF的R及C1和C2又各為多少?
7 V1 {8 m( q0 L$ x# l- o! @$ Y藉由這些值可以幫助你探究你的PLL究竟是那裡出問題,前三項數值是設計PLL很重要的參數,若照你所描述,應該是你的damping factor過小吧
* I6 l+ i& p3 ~" P" C再者,1nF的電容很大,我以前所設計過的PLL也從沒設計到這麼大的電容,150pF的電容己經幾乎是我的上限了,建議你重新檢視你PLL的各個block參數,我想,你的PLL應該沒有作最佳化的設計

liangshangquan

謝謝二位的熱情回復。

$ Y: Y' i9 g) d8 o& T* e9 p4 w- |; \我做了計算和仿真，我目前PLL 相位差始終存在和CP電流的匹配度影響似乎不是很大。
# V, G/ _5 ?! B# ?+ X" u; C/ f2 H" p8 l
finster說的 cp電流可能回事重要的原因，但是應該如何確定呢？和 LPF中的 C1的大小關系大嗎？
. k% q; P2 u  C: ^& b8 W
9 x) W$ p$ x$ G9 P. K' r$ o/ g; Z還有版主說的“最佳化設計”該如何驗證和實現呢？

monkeybad

我覺得輸出clock和輸入clock存在相位差應該是正常的吧 輸出clock總是要經過一個counter除頻後才回授到PFD
' v- j1 d4 V; N. K) `- Z所以不可能達到0相位差 但是相位差只要是固定的就可以了
在PFD兩端的clcok才有可能存在接近0相位差的clock吧
' ]+ ~" ?; t6 P7 _1 |& E1 S- m
0 ~! o5 k, D# a* @另外紋波電壓多大要看你的output clock的jitter能忍受多大 我覺得可以簡單的計算一下
" _% d) l; z1 w4 }8 N就是 jitter=1/(紋波低電壓時VCO output頻率)-1/(紋波高電壓時VCO output頻率)
" o* r4 h+ w+ U, \9 ?) v大概可以估計你的紋波是不是在能容忍的範圍
. {, `: J& @* R: t* c3 Q一般都是蠻小的啦 而且你的LPF電容用到1n了 超大的 所以紋波應該不會太大才對
# L, c" @& d# H! b; z+ a
7 T! U" i1 X' D" y" l8 L4 f# q假如紋波太大那最直接的方法就是降低CP的電流 增加LPF的電容 這樣紋波就變小囉
7 l1 e0 o6 k- {5 A0 y5 J7 \但是PLL鎖定時間會變慢
另外也要注意CP上下電流源有沒有相等
& L3 @  l! _+ t' j
要最佳化首先弄清楚 PLL各個參數之間的關係 可從PLL運作的model推導公式得知
% ]4 [% S7 x0 T好康相報裡面有提到一些相關的設計文件 可以先參考一下
1 l6 y) g" Y5 u9 z1 [% L2 Qhttp://www.chip123.com/phpBB/viewthread.php?tid=8116&extra=page%3D4
另外Razavi : Design of Analog CMOS Integrated Circuits 裡面也有講解可以參考一下
8 f+ w" h( y! F) ^5 V& I" @
0 [0 p& s$ P! C" f$ p[ 本帖最後由 monkeybad 於 2007-10-30 07:07 PM 編輯 ]

finster

PLL的設計有其數學式和相關的關係
如我建議你計算一下你的damping factor為多少?VCO的gain為多少?charge pump current又為多少?natural frequency又為多少?LPF的R及C1和C2又各為多少?
因為這些都會影響著你所設計出來的PLL的performance,如果你都不知道不這參數所代表的函義為何,那所設計出來的PLL即使會動,其performance應該也不會太好
我上述所提的那些都在monkeybad大大所推薦的Razavi : Design of Analog CMOS Integrated Circuits中第15章有很詳細的介紹和公式推導,強烈建議你花點時間去看一下,我想,對於你設計PLL有很大的助益
節錄一下書中所提的:damping factor > 0.707
, i9 [. W8 \# |* R. c- ^2 f為何要使用二階R-C和三階R-C的理由書中有提,另外,兩個電容的大小比例為10~15倍,至於何者為大,何者為小,書上也有提
# z/ C8 f4 W! ?  ?/ y. Y4 ]/ DVCO的gain會影響你PLL的jitter,如果沒有留意,那出來的PLL的jitter應該不會很好......
這些,書上都有提

yoyo20701

喔~~講的蠻詳細的~~多謝謝大大講解~~讓我又上的一課~~謝謝
雖然我沒做過pLL~~看看也不錯ㄚ~~謝謝

ilovehorn

大大你好
% L% Z, o* N0 I; ~我剛看了一下Razavi的PLL部分
0 t( {" X/ A# h1 V/ l! J你們提到的C1與C2是不是書中的Cp與C2呢
也就是LPF 還有抑制高頻雜訊的電容
. ?0 B7 Q5 ~* Z, n; h我是類比新手
% x$ l- a) R. H- E& J還請大大解惑
7 V' ~& }, P& Y) h. F3 x! y謝謝

7 Q2 y% m0 G5 I; P6 V* a2 P" g# B[ 本帖最後由 ilovehorn 於 2007-12-14 10:50 AM 編輯 ]

finster

原帖由 ilovehorn 於 2007-12-14 10:47 AM 發表
2 v7 _. s+ \1 d7 d0 v2 A2 v大大你好
我剛看了一下Razavi的PLL部分
你們提到的C1與C2是不是書中的Cp與C2呢
也就是LPF 還有抑制高頻雜訊的電容
  y+ F) M! L( R' A* c, {6 A我是類比新手
0 w6 l/ F2 s+ @& W; U; J還請大大解惑
5 n2 n+ e/ f, Q8 F# k謝謝

- q% D& e( ?: q% \- X$ g
沒錯

fcchang

台大有個專做pll的教授叫劉深淵
他的講義裡關於這方面的介紹非常仔細
設計上你的 c1、c2的比值，頻寬的大小
- x5 m/ e- J! f' D4 K5 u- M對所應的phase margin，damping factor
5 P6 H) Y1 a: b/ K通通算出來給你
' n0 S/ d* D# I+ O% ]  _* b, ]不妨網上找一下
$ P/ o6 h& V; M. d$ F4 O: w/ Q應該會很有幫助的

zhangxu2100cn

偶然发现这个论坛，发现真的不错，我还不是大牛，希望以后沃野能帮大家解决问题

quantum

根据反馈系统的一般原理来理解：
& M0 B" ^! h0 w+ P4 i4 u$ G+ V! n4 ephase margin 大，则damping factor 大，ripple小，但settle time 长，
) v2 ], q! l: D! P# K5 Uphase margin 小，则damping factor小，ripple 大，但settle time短。

这样理解妥当吗，呼唤大大解答！