Chip123 科技應用創新平台

 找回密碼
 申請會員

QQ登錄

只需一步,快速開始

Login

用FB帳號登入

搜索
1 2 3 4
樓主: kez366
打印 上一主題 下一主題

[問題求助] PLL鎖相電路要怎麼layout...想請教各位前輩大大 謝謝

  [複製鏈接]
61#
發表於 2009-4-7 01:15:14 | 只看該作者
非常謝謝兩位前輩的分享,小弟目前還在學習中,這真是非常實用的經驗與資料
62#
發表於 2009-4-17 19:36:15 | 只看該作者
很好的東西...很細緻的解說唷~~~
! ^  S3 |! f. |9 @* S/ a: n0 g....感謝2樓大大的解說
5 ?  X! ?! c/ }....感謝3樓大大資料的分享阿...
63#
發表於 2009-4-18 10:16:58 | 只看該作者
谢谢大大的分享,对你的感谢无以言表, h. z5 e: m3 w9 i$ |& s8 b6 `
thanks!!
64#
發表於 2009-4-23 13:53:07 | 只看該作者
謝謝大大的分享; G$ q* V, u: W5 a3 u# v1 |
很棒的databese
+ \& @0 I2 R& s: I* k) ~6 Y受益良多唷
! I. K5 Q2 q7 x
65#
發表於 2009-5-1 07:31:04 | 只看該作者
最近正好有在學習layout PLL,受益良多啊!
66#
發表於 2009-5-6 18:34:09 | 只看該作者
VCO is the most important block, should consider with LPF together.Notice parasitic RC balance of in/out of VCO
67#
發表於 2009-5-14 23:13:12 | 只看該作者
PLL的layout各个blcok都需要很仔细的考量。- `: V4 ^/ H0 d- }6 Z9 E
   首先需要确定一个宽度,通常根据应用来确定。比如可以根据该block用到的pad来确定宽度。宽度确定之后,VCO,CP摆一排,如有space,可以放IBAIS,如没有。则IBIAS可以放CP上面。LPF的形状可以适当改变。PFD 和divider放一排,PFD最好对着CP放,减小PFD的输出到CP的走线长度。" s, h8 L- g8 `2 w5 t5 z; v
1 PFD 要求采用analog方式run过LVS,保证up和dn路径最好并行layout,保持良好的对称性。
1 i5 I3 L0 ?" Z0 z0 ]$ z2 CP也要求对称性layout,一般会在不动的电压点添加稳压cap。cp输出到VCO之间的电压控制讯号怕吵,最好加sheding。4 z( @4 B# Y$ R" O# O( |
3 VCO通常采用ring 架构,因此要求每一级之间的走线对称,每一级看到的输出load尽量一致。可以采用不同层metal在分配这些走线,已减小彼此间不希望的couple。外层对好加double ring(VCO很怕吵,同时也很容易吵到别人)
68#
發表於 2009-6-12 20:56:43 | 只看該作者
真是受益良多~~# i2 {; d! d4 D  Z! E7 l8 W( c7 p: s
感謝大大們的經驗分享~~+ ^  R6 Q- u) q, w" o( g9 H
: O1 n: _3 E1 L( s+ N$ \& j. P而且也回答的很詳細& Z( X3 b! v4 a4 X
8 G2 C5 F& N& |8 U0 C6 G) l數位跟類比的區別也有講到( v3 E- d6 R& ~: E$ G
& e  J6 h+ a! z- q4 N很受用; i
69#
發表於 2009-6-26 15:19:05 | 只看該作者
有營養的奶水好吃,一定不能放棄,感謝前輩分享!!
70#
發表於 2009-6-29 16:53:53 | 只看該作者
真是收穫良多,謝謝分享啊 !!!!!!!!!!!!!!!!!!
71#
發表於 2009-7-13 11:09:38 | 只看該作者
正好需要這份資料來參考!!& C' m' T0 b  m+ h5 A+ l0 t
謝謝大大的分享~~~受益無窮!
72#
發表於 2009-7-16 13:33:57 | 只看該作者
感謝 "finster" & "shaq" 兩位大大對PLL瞭解甚深,9 S0 M  K' Q$ b0 J2 W0 W% E) U
感謝您們的分享,讓我增長見聞。
73#
發表於 2009-7-20 19:11:32 | 只看該作者

re

to PLL layout ,要特别注意不同模块之间的干扰问题,像PFD CP都是低频模块,而VCO post divider 则是高频部分。。。
74#
發表於 2009-7-22 15:08:14 | 只看該作者
感謝分享資料,
" l) u5 K+ j& Z& y$ C下載回來看看!
2 ^& A' J9 G9 T
75#
發表於 2009-7-23 21:30:26 | 只看該作者
好人啊,分享资料,谢谢,正好跟着项目学习
76#
發表於 2009-7-25 23:20:02 | 只看該作者
有見地,學習了~
77#
發表於 2009-8-9 11:36:33 | 只看該作者
多謝你的熱心分享喔有關PLL電路還在學習當中,這真的是很實用的資料
78#
發表於 2009-8-19 11:25:21 | 只看該作者
感謝大大這樣熱情分享資訊, 這個真的是佛心來的嘛 ...... 非常謝謝
79#
發表於 2009-8-19 21:16:54 | 只看該作者
我的話   是把filter的部分off-chip說
1 F3 Z: N0 s% t) d$ u1 R也就是把他外接在晶片外  
+ F" r. k! x6 B- l; q/ Q, w9 Y. }而VCO是核心部分 其餘的block就往右靠吧- y/ R0 ^9 ]1 l: U7 F6 }
如果是divider兩端的訊號都會用到下一級的話
5 Z! n: K/ y! ]1 q那訊號線就盡量等長囉) `; B8 A1 o; N. ~; b
對了  忘了補充  我是畫LC tank的VCO  所以震盪器面積是最大的
' q$ ?5 i, u; v1 \其餘部分   比起來  真的很小......
$ Q) g, k/ g) x! Y
) ^* O% b6 O' _8 M[ 本帖最後由 laasong 於 2009-8-19 09:30 PM 編輯 ]
80#
發表於 2009-8-21 13:59:32 | 只看該作者
感謝2樓大大分享; Z+ M2 r" X# |" d

8 n9 b1 [, Y/ X, m' ^; V最近剛要畫此電路圖
" @4 h9 \" H0 W# O7 d& ~看完後受益良多,希望此版 有開個類似的討論區 在說明區塊放置的位置
4 x+ z9 |6 c. {& S& A1 ~可以讓大家互相切磋學習  感謝
您需要登錄後才可以回帖 登錄 | 申請會員

本版積分規則

首頁|手機版|Chip123 科技應用創新平台 |新契機國際商機整合股份有限公司

GMT+8, 2024-6-15 06:57 AM , Processed in 0.139518 second(s), 16 queries .

Powered by Discuz! X3.2

© 2001-2013 Comsenz Inc.

快速回復 返回頂部 返回列表