lvs問題

dan_chung_89

在電路中有兩個 gnd，一個為 VSS ，一個為 VPS ，macro在跑 lvs 時沒有問題，但跑top cell時會出現，layout 畫的mos base接點接的是VPS，可是LVS 跑出來的卻是VSS，請問這是什麼問題。

m851055

先檢查LVS command flie看command有錯嗎？
' ~$ J$ V3 M, F7 g" Z2 l. ?如果沒有錯，在檢查command 上的描述，跟你畫的是否有相同(一般可能少畫layer)。

bowbow99

請問有沒有使用PSUB2??
如果兩種gnd所接的mos base (應該是第四腳,bulk端),都沒用PSUB2!
# W; p% {7 p9 L1 d+ I4 P這樣tool會判斷base(Pwell基底)是short在一起的！
所以原本應該認VPS的base,變成認VSS!

1 m+ e$ K/ B8 Z3 T7 y+ [5 E: H& D: K
2 F3 J5 l' U0 j/ ]9 }) R6 y, o& O1 w
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