What Verification IP do you plan to use MOST on your current design?

atitizz

Please indicate whether the IP exists internally or is purchased from 3rd-party...

; ~; {( L; l7 z* r- A1 FOther (please specify):

ranica

ASIC工程师
公      司：High-technical IC supplie with commercial FPGA intellectual property
工作地点：北京

职位描述
' M3 y. I+ U) c2 j2 D, `8 Q1.微电子相关专业硕士学历, 3+年ASIC前端工作经验（不含在校、实习）;  
2.熟悉并参与过ARM或MIPS等常用SOC架构的设计、应用,对SOC架构及常用外设的工作原理有深入理解。
2 d& X- U) x" b0 {; v3.精通verilog语言，能够独立完成verilog module design，拥有良好编程习惯codingstyle。
4.能够独立完成单元级仿真，在系统仿真中承担部分工作。
! w' _3 m! T. I( s5.至少1次成功流片经验。
. o5 [. B0 z% p, d6.对synthesis、sta、dft等有一定了解。
: l1 b: v& d& F1 Q7.良好的团队合作精神

ranica

职位要求
全部或部分满足以下条件者优先考虑：
1.有在大型asic公司工作经验，深入理解其企业文化。
2.熟悉验证方法学;熟练使用SystemVerilog等专用语言进行验证平台的搭建和维护。对Testcase规划、覆盖率分析、门级仿真、ATE testpattern产生等有实践经验和深入理解。
8 s4 {1 q) N9 `8 X3. 丰富的fpga emulation经验，能熟练进行板级debug，编写调试简单driver。
4．对芯片系统架构有一定理解，能进行子系统级别的独立规划设计。对以下知识中的至少2种有实际经验：
ARM/MIPS/8051 CPU及其架构,
* {/ v+ F3 I$ r9 e+ G( o9 `0 u1 {: PAMBA(AXI/AHB/APB) 总线、OCP,  
' J* O; t$ N8 [USB(3.0/2.0/1.1,  
NAND/Nor Flash/S-flash controller
DDR（2.0/3.0）controller/PHY
low power design,  
chip level clock/reset generation and control,  
4 D+ ^. s# G% d, r" PSD card controller, SATA,sim card  
soc基本外设 (SPI/ GPIO/timer/WDT/I2S(SSI)/I2C/UART),
Ethernet,  
7 S3 A) ~! c. k8 m6 Q0 ~9 mJTAG, etc.

ranica

FAE
/ V: D* k4 g7 u8 F6 V: G公      司：A famous IC company
" S' C7 c" e( Z6 w: h- |$ W- z* m$ w工作地点：深圳
9 J: M; g! t* O' M+ I+ B- J
Key Responsibilities

  g$ k3 S+ y/ JScope prospected and qualified IP opportunities develop strategies and processes to increase IP licensing and design wins opportunities.
! L( U& y4 d, C& Q. Z
Remove technical obstacles and provide a path to increase IP licensing and design wins opportunities.
6 S. P0 ^- }& m& s3 C: `$ X
6 ]% p! y# F' t/ XPresent and demonstrate technical details of xx products to customers.  
! b0 B1 H8 ^7 y! q5 @( p8 Y7 u4 R
( ~1 P8 f( a, M' X. ^Provide technical support in pre-sales opportunities as well as ownership of customer support process.  

% {$ R3 Q: n5 f% z& l. wProvide appropriate product recommendations to meet customer requirements
  l, p; r3 ^" Z  h: j& q
Provide system design expertise and first pass architectural planning for products in early design stages

ranica

职位要求
Education & Qualifications
! n/ L8 t- T4 F* ]; KQualified candidates will have a good university degree in Electronic Engineering, Computer Engineering or Computer Science. Master degree is a plus.
! ~9 _2 u: ^2 v9 T  q6 u9 Q0 l, |, G
& V# c$ ]$ i# E+ {. [1 t1 u; `0 rProfessional Skills and Personal Requirements
Excellent communication skills
1 C" f1 _4 s, [. E$ ]7 b( wHighly self-motivated with the ability to effectively work alone as well as in a team
1 w) e/ [" o9 n! J6 o& HMust have the desire and ability to solve problems quickly.
Demonstrate a positive attitude and respect for all members of the team
1 N, y! `) g, n- y2 k- MBe motivated to continuously develop skills and accept a variety of responsibilities as part of contributing to the team’s success
Willing to travel both domestically and internationally, approximately 30% of time, spending significant periods of time on customer sites and for learning trips.
Good spoken and written English
Customer related experience is a plus, but 10+ R&D experience is must-have.
& {& n. ^( @& L( v4 Z
Essential Technical requirements
; A6 t. W: C6 P7 u( ]  }7+ years experience in IC hardware design. xx SoC tape out experience is a plus.
Working knowledge of ASIC Implementation (Verilog, Synthesis, P&R, and Timing analysis), including relevant EDA tools and methodologies.
8 J/ A1 D; `- a" c* A% {+ q& @" Y0 p$ FExperience at the system architect level with intimate knowledge of bandwidth analysis, low power design, performance optimization etc
& C8 c: g! T4 n5 bGPU experience is a plus.
6 A: u4 T) S( U7 w+ t8 VConsumer application experience is a plus

innoing123

Brocade在其數百萬兆位元（Terabit）核心路由器中整合了Altera的120G和150G Interlaken IP
採用含有Interlaken IP的Stratix V FPGA，Brocade線路模組能夠靈活的根據雲優化網絡進行擴展

6 H8 l7 c, N- D1 ]: Z1 T2014年2月25日，台灣——Altera公司（NASDAQ：ALTR）今天宣佈，其Interlaken矽智財（IP）核心通過認證，被Brocade® MLX®系列數百萬兆位元（Terabit）核心路由器選用，開始產品發售，應用於資料中心。Interlaken IP在Stratix® V FPGA上實現，有助於Brocade路由器快速高效的擴展雲端最佳化網路。使用Altera FPGA和IP來擴展雲端最佳化網路，支援企業管理大量的網路資料，並根據結果即時做出決定。
! N# K4 M' |% p3 }2 I+ A
  L! w; Z8 A4 J" |1 j9 u: M% v* KBrocade公司ASIC和硬體工程副總裁Majid Afshar評論表示：「Altera為我們提供的這一種Interlaken IP設計能夠非常靈活的進行配置，而且非常可靠，滿足了我們各種線路模組配置的寬頻效率需求。這種獨特的配置設計結合我們的服務成本模型基本結構，讓我們的企業和服務提供者客戶獲益匪淺，他們對預算要求非常嚴格，而且需要的服務比較特殊。Altera的Interlaken IP頻寬可以擴展，具有很高的資料效率，滿足了客戶對大資料的需求，同時也滿足了需要透過網路高效率傳輸資料的其他應用需求。」

) b/ C# C1 u9 ?! {0 S, d4 [Altera採用Stratix V FPGA架構的Interlaken解決方案支援速率高達100 Gbps以上的晶片至晶片資料封包傳送，協助OEM傳送每天產生的近2.5艾位元組（exabytes）資料。Interlaken IP是完全整合解決方案，包括了MAC、PCS和PMA層。

innoing123

Brocade採用Stratix V FPGA架構的百萬兆位元路由器解決方案為企業決策層提供了：

•        為軟體定義網路提供高密度100吉位元乙太網路（GbE）、40 GbE和10 GbE路由以及真混合埠模式的OpenFlow支援，靈活的流量控制以回應動態資料流量碼型，滿足了業務需求。
•        可靈活擴展的IPv4/IPv6路由和高階MPLS功能，提供線速100 GbE和10 GbE密度——非常適合網際網路骨幹網路和服務提供者核心網路應用。
•        高性能價格比結構，讓管理人員能夠靈活的購買服務和頻寬，進而提高其競爭力。

Altera通訊業務部資深總監Dan Mansur評論表示：「Brocade透過其創新路由器不斷簡化並擴展網路基礎設施。我們的FPGA和Interlaken解決方案為Brocade這樣的公司提供的優勢，不僅僅在於滿足了當今資料中心的性能需求，而且其設計方式可以支援未來應用的傳輸量和介面更新要求。」

Altera的Interlaken IP核心可以擴展滿足對更大頻寬、更高性能的需求。IP通過了大量的模擬和驗證，能夠可靠的運作在多個內部和客戶平臺上。

ranica

IP验证工程师
公      司：A famous IC company
1 H4 @: u4 ~1 ]. S. Y  H工作地点：苏州

# U: Y+ S$ o3 c- A+ M; h. U6 \职位描述：   
1. 负责PowerPC等平台上的软件设计、开发、测试
2. 配合IC设计人员完成芯片开发验证工作
4 o  U5 _+ L( J5 f. _1 k7 a3. 负责相关技术调研，编写相关开发、测试文档
1 q0 w$ a. C% D. @4. 负责芯片及应用方案的市场推广和技术支持工作

! W) w2 {( G- F岗位要求：
1. 计算机、电子类相关专业，本科及以上，三年工作经验；
7 S% ]% s  F8 L! ]. H% a+ a2.精通C/C++语言，数据结构，丰富的产品应用开发经验；
* l* n" H& q' Q) `3. 至少对一种嵌入式CPU（CCORE、PowerPC、ARM、MIPS等）有深入了解和实际产品开发经验，熟悉PowerPC架构者优先；
8 v# o9 \* c8 d8 P+ [" p4. 熟悉硬件IP，如PCIE、USB、DDR等，有相关IP测试经验；
: L0 m  M8 I/ I. F: J0 V" r5. 工作扎实认真，服务意识佳，善于与人沟通，具有团队合作精神、能够承受高强度的工作压力；

ranica

IP验证工程师
公      司：A famous IC company
" a0 S- Z6 @: H3 _( d1 I* _( r工作地点：苏州

职位描述：   
1. 负责PowerPC等平台上的软件设计、开发、测试
2. 配合IC设计人员完成芯片开发验证工作
3 \2 \, z6 ?. k6 ^5 G3. 负责相关技术调研，编写相关开发、测试文档
( B5 ^' L0 u5 R4. 负责芯片及应用方案的市场推广和技术支持工作

. j' d9 X7 J! P$ {2 r" o- S岗位要求：
8 V' B7 U2 Z$ l; Z9 g4 d- ?1. 计算机、电子类相关专业，本科及以上，三年工作经验；
2.精通C/C++语言，数据结构，丰富的产品应用开发经验；
3. 至少对一种嵌入式CPU（CCORE、PowerPC、ARM、MIPS等）有深入了解和实际产品开发经验，熟悉PowerPC架构者优先；
+ O1 K$ Y% ~& |/ V9 N# L4. 熟悉硬件IP，如PCIE、USB、DDR等，有相关IP测试经验；
( Y/ ~. X9 V" W& c! ?$ _/ A5. 工作扎实认真，服务意识佳，善于与人沟通，具有团队合作精神、能够承受高强度的工作压力；

ranica

IP验证工程师
; r- F1 R6 x+ B3 C2 V$ x7 j/ Z公      司：A famous IC company
工作地点：苏州
& _; K* T. Y. m3 s2 y
职位描述：   
7 J4 j8 G; S2 L+ K4 {" b8 F9 B1. 负责PowerPC等平台上的软件设计、开发、测试
2. 配合IC设计人员完成芯片开发验证工作
3. 负责相关技术调研，编写相关开发、测试文档
4. 负责芯片及应用方案的市场推广和技术支持工作
: Y3 E' O- C4 X1 D" C8 [) l. x5 [/ p- @
! Y, ~4 |1 r4 V4 c岗位要求：
1. 计算机、电子类相关专业，本科及以上，三年工作经验；
2.精通C/C++语言，数据结构，丰富的产品应用开发经验；
3. 至少对一种嵌入式CPU（CCORE、PowerPC、ARM、MIPS等）有深入了解和实际产品开发经验，熟悉PowerPC架构者优先；
4. 熟悉硬件IP，如PCIE、USB、DDR等，有相关IP测试经验；
5. 工作扎实认真，服务意识佳，善于与人沟通，具有团队合作精神、能够承受高强度的工作压力；

ranica

ASIC Verification Engineer (WMAC)
) m) X* y5 k+ O2 f5 ~: o2 m
1 q5 T! D7 l3 u# z! r: y公      司：A famous IC company
工作地点：上海

" Q8 F4 v; |- x( lThe Role:
        ASIC design and verification
        Work closely with the California teams
- F5 Z  Q. k( M, @% u        Support chip tape out and bring up
" z- H7 @2 P4 ?% I! m! K9 }
8 N! y6 u; x! G5 Y- e6 A- G0 |2 CRequirement:
        8-10 yrs. experience  
        Knowledge of Verilog / System Verilog & Perl
; L( s0 T* a3 w; M$ T        Has worked on complex project; experience with 802.11 is preferable
; }2 Y4 }0 v6 L        Can work independently - want him to take over MVE
& N1 f2 L9 N, Q9 E        Experience in Networking SOC, Ethernet MAC or any other MAC layer protocol experience is plus

ritaliu0604

ASIC Verification Engineer (WMAC)

7 a2 d3 j0 m; v公      司：A famous IC company
6 }# k5 ]1 P$ v# z工作地点：上海

1 k8 B' b4 D0 K. \! i& m! z" mThe Role:
* W: f5 ~$ i$ y; x* @        ASIC design and verification
        Work closely with the California teams
        Support chip tape out and bring up

8 b: S- S; c/ g, z  R+ fRequirement:
3 F" k2 z' @9 Y) R1 B+ x% h- S/ ^        8-10 yrs. experience  
) W1 z; x5 c* [  \) M; @* M3 v        Knowledge of Verilog / System Verilog & Perl
        Has worked on complex project; experience with 802.11 is preferable
        Can work independently - want him to take over MVE
" j& j# [3 N, S/ n        Experience in Networking SOC, Ethernet MAC or any other MAC layer protocol experience is plus

sophiew

Job Title igital verification Engineer
Job Category :Semiconductor
Location : Singapore
Job Type : Permanent
Job Description:
Looking for SoC Verification Engineers Experienced in System Verilog Tools
' I7 j+ N; m" W3 h
$ c' D: M+ g% }; r' A6 NResponsibilities:
Constrained-Random Verification using SystemVerilog.
+ W" V6 h# G: bDevelop verification environment for DUT,Write and debug tests for DUT using SystemVerilog, Perl, and C.
Develop Bus Functional Model(BFM) or using Verification IP(VIP) for tests
Developing and reviewing test plans
# z9 ?1 N* W& r& w8 \- ^Write coverage monitors to evaluate the coverage of the DUT.
Formal verification using SystemVerilog Assertion to verify SOC or IP is plus
" E8 \$ _0 e; R. m, T, ?6 e' H
' `* |. T9 w3 o4 e7 o4 I4 gRequirements:
>4+ ethernet switch background
; }6 }* w7 O8 }9 ~At least 3-year+ experience on digital design and verification
% t( l+ p7 X. o, X* s; dExperience on SystemVerilog/VMM/OVM/UVM (UVM is plus)
Familiarity with transaction-level verification at higher-level of abstractions is plus.
' Y1 p1 m! I) f$ l. aExperiences in developing measurable verification plan.
Proficiency in UNIX scripting languages and utilities such as csh, sed, awk, and Perl.