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沒辦法畫圖, 大家聯想一下或者自己畫張圖,2 C. u9 f/ T4 U0 C" X% M
3 `! L# E" u C8 b舉例GGNMOS single device for HBM test
& ?) f, {; M5 S3 o' |4 nonly 2 pin (I/O and GND)
. ?! @1 [8 G4 ?0 p! h. E5 ]: I- P: N/ v D
GGNMOS (drain-I/O; source & gate & sub - GND)
9 Q; X6 s6 W5 T0 H記住ESD一個重要rule, drain contact spacing會放大," f' r. B: q0 \
" |" H7 _& `2 r! A3 {+ A1 @1 Y* \
假設從drain(I/O)打正電壓, 因為cont rule有放大,HBM pass 3K
1 Q' l, d8 u [) J) s3 X4 `; Q# ~反之, 從GND打負電壓, source cont rule沒有放大, 所以HBM<2K- a+ \$ M v& M/ V4 |
$ p4 c! m' `6 N" e; Z+ \這是最簡單的情況下說明了, 如果是circuit, path更多更複雜,
1 W+ d( l& z) B; Z. p要考慮可能反過來打負電壓其實是沒有ESD bypass path~
4 x5 C. N7 W5 k! n& y
' ~$ F# r0 l4 W" _(這樣大家知道為何會有差異了嗎? 各位先進也可以提出其他看法) |
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