延遲n個clock的電路

sakho

//============================
//== 下面的變數自已應該可以補上吧
//==不知道有沒有什麼語法錯誤的地方
//==請各位先進不吝指教
//============================
4 O) p1 Q$ K! I# H# t/ Talways @(posedge clk or negedge rst_n)begin
  if(!rst_n)
! I" |4 q( m# _: Y    clk_count <= 8'h0;
! B$ T+ Z7 k& H/ ~  else
; f. z* e& ]" \" T    clk_count <= clk_count + 1'b1;
: p9 m' r# C% V& Xend
, E# D9 c$ ~9 k7 q
always @(reg_clk_n)begin
. d: i, |( D1 L$ h; w  case(reg_clk_n)
. b* I3 ^8 S; U, o* S    3'h0 : clk_dly <= clk_count[0];
    3'h1 : clk_dly <= clk_count[1];
    3'h2 : clk_dly <= clk_count[2];
    3'h3 : clk_dly <= clk_count[3];
    ....
    default : clk_dly <= clk_count[0];
$ ^2 V- r$ c* U1 r9 ]2 k8 J  endcase
end