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[問題求助] 請問一下關於Xilinx logic gate的關係

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1#
發表於 2007-8-19 15:23:52 | 顯示全部樓層
Virtex5
7 a2 f5 _! v9 ]2slices = 1CLB5 Y! O8 K' L) _* E$ O' P# L. r
LUT(Loop-Up-Table) 是 6 input, 每個 LUT有2 個 output
" _; U/ a2 s, a; r" ]4 Q每個 Slice 皆有 4 個 6-input LUT
; K% L* |, D6 \. ?! G2 ]每個 LUT 皆有一個 Flip-Flop
: j5 ?- P7 X4 Y最高可達550MHz; m$ s/ R0 A! h

8 q# P3 C, T# z# I7 I: K& ZVirtex4:* q' T0 I; D, R+ K; m
LUT 是 4 input, 每個 LUT 有 1 個 output- y2 l) x, F4 h# \
1 CLB = 4 Slices+ |7 c# D% E6 z4 B
每個 Slice 皆有 2 個 4-input LUT
5 L, n0 ]- N5 D" Q最高可達 500MHz0 D) ^$ z. D/ f+ F( J+ e
" y, h2 i" X* t
當要完成一個 8:1 MUX 時, 使用 LUT6 比使用 LUT4 來完成將會少用10 ~ 15 % 的 CLB
' ~. i7 |' N/ i" v8 Z而且, LUT6 只需要 1級的 gluet logic, 而用 LUT4 則需要2級才能完成+ t- M7 T. g- K  u( z) u2 p2 e4 s
平均而言, lut6的好處多多囉~~~

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小朱仔 + 2 學到不少!

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