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好多的問題~~~
% I& X4 T& Z! V# O/ p4 B( y3 k5 f6 U* r2 u
1. std_logic_vector 跟bit_vector都可以宣告一維變數或信號, 只是
& \% @* U1 d& J1 ystd_logic_vector 可支援unknow, don't care, weak high, weak low, 1, 0, tri-state...+ y. \& @9 r) I( Y; Q, _
bit_bector好像只能支援, '1', '0' , 'X', 'Z'的樣子, 有點忘了, 不過差不多是這個樣子
/ X$ G( m2 W9 Q, ]6 A* B( W6 \這些東東都宣告在1164 package內& G5 x9 X& k* _' o
9 o4 |/ f& v0 f2. 1個bit時請用單引號, 超過1個bit時請用雙引號" M$ ^5 z: u" \
2 n3 m+ D0 N! F; q# X! _3. 1164宣告了信號的基本屬性, 所以引用這個package是最基本的.
0 }/ E4 l$ G8 n3 Q5 s5 R/ W& @& u! h$ W j/ m3 n
4. constant宣告了常數, signal跟variable宣告了設計中wire (reg)的信號, 在宣告時給veriable跟signal初始值意義不太, 只能在模擬時使用, 對合成沒有幫助
J6 r* s& `# _" f% J
, N2 t, d- V( g! O( H5 z5. ()只會影響合成時的優先順序, 有時為了增加程式可讀性或者不確定合成結果時會用(), 會好一些$ N1 E& s6 ?' ~, [9 \' g2 N
/ E1 x' G% Q' j9 w以上, 希望有幫助 |
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IP卡
狗仔卡
發表於 2007-7-21 03:56:51
顯身卡